プロセスから読み解く2018年のプロセッサ - PCテクノロジートレンド 2018

一番問題になっているのが10nmである。2017年3月に米国で開催されたTechnology and Manufacturing Dayにおいて、10nm世代も14nm世代と同じく、10nm/10nm+/10nm++の3種類を展開することが明らかとなった(Photo02)。

10nm+は若干の改良型、10nm++は性能を大幅に引き上げたバージョンと目される

10nmというか、それ以前からの話であるが、IntelはHyper Scalingと呼ばれる「業界よりもより微細化を加速して提供する」と宣言している(Photo03)。FinFET自身(Photo04)は、より薄く、しかも高い方向に進化している。とりあえずトランジスタ密度を上げるためには、Finのピッチを短縮しないといけない。

主要なジオメトリ。詳細はこの後

14nmはPitchとHeightがどちらも42nm、22nmではPitch 60nm/Height 34nmとなっていた

Finの幅を変えずにこれを実現すると、2つのFinが繋がってしまいかねないので、Finの幅は当然狭くなる。しかし、幅が狭い状態だと駆動電流が減ってしまうので、その分高さを引き上げて面積を稼ぐ。Gate Pitchは54nm、Metal Pitchは36nmまで縮小した(Photo05,06)。

ラフに言えばIntelのGate Pitchは他のファウンダリよりも1世代先行して縮小している

こちらも同様。36nmというMetal Pitchは他のファウンダリの7nm世代相当である

次は、Contactをどこに設けるかという話である。LSIではまず一番下にトランジスタの層を設け、その上に配線層を重ねる形になるので、トランジスタ層と配線層を垂直な配線で繋ぐ必要がある。この繋がる部分をContactと呼ぶが、従来だとこれはトランジスタの脇に設けていた。

ところがIntelの10nmでは、ContactをFinの真上に構成するようにした(Photo07)。この方式は、信頼性の問題で実用化が遅れていたのだが、Intelは10nm世代で全面的に採用する。

この技法そのものはプレーナ型の時代から研究されており、Intelも2012年にこれに関していくつかの特許も取っている

またCellの作り方にも手が入った。従来のCell Libraryでは、複数のCellの境界にはDummy Gateを設けて敷居としていたが、Dummy Gateの位置を2つのCellの間に挟む形にして、Dummy Gateの数をCellあたり1つ減らすことに成功したとしている(Photo08)。さらにCell Libraryの高さそのものも大幅に減らし、エリアサイズを大幅に削減できたとする(Photo09)。

複数Finの構成の場合、Cell中央のFinと両端のFinの特性のばらつきが多く、Dummy GateをDualでこれをカバーしていた。Single Dummy Gateで済んだというのは、Finの特性のばらつきをうまく抑える方法を開発したということだろうか?

問題はこれが同じTrack数かどうかが不明なこと。最近はプロセス微細化と並行してTrack数を減らす方向に各社舵を切っており、実は7.5Trackと6Trackの比較なのかもしれない

こうしした工夫の積み重ねにより、トランジスタ密度を2.7倍にできたというのがIntelの主張である。ちなみにこのトランジスタ密度の計算方法であるが、Intelによる数え方は(Photo10に示す通り。

要するにCell Libraryで一番小さなものと一番大きなものを抜き出した形。"Standard NAND+SFF metric is a more accurate estimate"とまで言うからには、実際の回路と比較して妥当だと判断したのだろう

さすに実際のトランジスタの数を数えるのは無理があるため、同社は2入力NANDと、複雑なScan Flip-FlopのCellという2種類のCell Libraryのトランジスタ密度を6:4の比で重み付けしたものを利用するそうだ。この結果として、SRAMの密度は0.3～0.4平方μmまで縮まった(Photo11)としている。

14nm世代の場合、0.706/0.588/0.499平方μm(HP/LV/HD)と発表されていた

また、10nm++についてもさわりだけながら説明があり、10nm世代と比較して30%の消費電力削減、ないし15%の性能改善が実現されるとしている。恐らく10nm+は、10nmと10nm++の中間あたりに位置することになるだろう。

左は14nmと10nmの比較。45%の消費電力削減、ないし25%の性能改善が可能としている

10nm製品はいつ市場に投入されるのか - Intel

さて、ここまでの話は素晴らしいのだが、問題はこれを利用した製品が全然市場に出てこないというか、ほぼ1年遅れる公算が大きいということだ。2017年前半のロードマップでは、2017年後半には10nmプロセスを利用した製品が投入される「はず」だった。

最初に投入されると目されていたのが"Cannon Lake"(開発コード名)である。しかもこれに続き"Ice Lake"(開発コード名)のテープイン(論理設計が終わり、物理設計を開始する)が始まったという話も2017年6月にアナウンスされていた。

ところが、2017年9月に北京で行われたTechnology and Manufacturing Dayでは、量産フェーズに入っていたはずの10nmが開発(Development)フェーズに戻ってしまった(Photo13)。

これはSenior Fellow兼Manucactureing Group DirectorのMark Bohr博士による基調講演の資料

そして極めつけはHPC向けのKnights Hillこと次世代Xeon Phiの開発中止である。これはSC17に関連するBlog記事という形で公開されたが、Knights Hillを利用して、180PFlopsのSierraというマシンを2017年～2018年に導入予定だったALCF(Argonne Leadership Computing Facility:米アルゴンヌ国立研究所の計算センター)との契約は改定され、2020～2021年までに1EPlops(＝1000PFlops)以上のマシンを導入することとなった。

これら一連の動きから分かるのは、2017年中に10nmプロセスを立ち上げられなかった(もしくは量産に持ち込めないほどYieldが低かった)ということだ。その原因は一切公表されていないが、結果として10nm世代のXeon PhiはXeonベースで代替され、Cannon LakeやIce Lakeは2018～2019年に遅れる。

そしてIntelの10nm+のFoundry Serviceを利用する予定だった顧客は、2社(LGとSpreadtrum)を除いてすべて他社に鞍替えしてしまった。ちなみに鞍替えした先で一番多かったのは、TSMCの12FFCだったらしい。

なおFoundry向けとしては、ハイエンドモバイル向けの10HPMと、サーバー/コンピューティング向けの10GPの2つがあり、旧Alteraの10nm世代製品であるFalcon Mesaはこの10GPで製造される予定だという。

また、10HPM/10GPの後継として10HPM+/10GP+と10HPM++/10GP++も予定されている(Photo14)。これは2017年10月のARM TechConにおけるセッション資料だが、ロードマップはPhoto15のような感じである。

10HMP+/10GP+は"IP reuse"という言い方をしているあたり、CPP(ジオメトリ)を変更すると見られる。一方の10HPM++/10GP++は"In Exploration"とか言ってるあたり、まだ確たるスペックは決まっていない模様

10HPM+/10GP+と10HPM++/10GP++はそれぞれ1年おきくらいに投入される(TapeOutの間隔がそんなもん)はずだが、原状では10HPM/10GPのRisk Production開始が2018年の第2四半期初頭というあたりで、量産品が出荷されるのは早くて2018年末ということになりそうだ。

もちろん、これはファウンダリサービスの方なので、Intel自身の製品はもう少し早く量産できるかも知れないが、現時点で聞いている話では、量産開始は最短でも2018年第1四半期末、下手をすると第2四半期にずれ込みそう(つまりファウンダリサービスのRisk Productionとほとんど変わらない)。

したがって、ウェハーが完成するのは2018年第2四半期末となる。これを後工程に回し、パッケージングやテストを済ませて市場に流通が始まるのは、早くて2018年第3四半期ということになるだろう。

つまり、2018年前半は「14nmのままで頑張る必要がある」ということだ。これ以前にもし製品が出てきたとすると、それは量産工程ではなく試作工程を利用した限定出荷品で、いわばアリバイ工作向けとしても良いレベルのものだろう。