IDF Fall 2008 - DRAM Update - メモリロードマップに大幅な軌道修正

さてここで先ほどの話に戻るが、なぜDDR4が消えうせてしまったか? 理由は3つで、

(1) DDR4世代について議論が残っていた
(2) DDR3世代でも電圧を下げ、より高速化できる目処が立ってきた
(3) DDR3世代のLaunchが遅れている

となる。

まず(1)であるが、当初はサーバー向けの大容量向けにDifferential、DesktopやMobile向けにはSingle Endedという構図で、Single Endedは現在のDDR3と同じ程度(つまりピンあたり1.6～3.2Gbps)、Differentialは3.2Gbps～6.4Gbpsという分担であった(Photo07)。ところが、現実問題としてこんなスピードがSingle Endedで可能か? という議論がある。GDDRはもっと高速に動作するが、こちらは信号の電圧がもっと高く、かつメモリチップとコントローラの距離が極端に短いから可能なのであって、マザーボード上で配線を引き回し、更にDIMMソケット経由で更にガーバー上で引き回す標準のDDR4とは比較にならない。加えて言えば、DDR3-1333ですらDIMMを2 slot利用する場合の信号の乱れが大きく、問題視されている。実際この後のレポートで詳細は示すが、Core i7の場合チャネルあたり2枚のDIMMを装着して使えるのは現実問題DDR3-1066までである。

その一方でDifferentialの場合、信号速度に起因する問題は大幅に改善されるが、その一方で信号ピンの数が単純に倍増するわけで、つまり今まで2chのメモリを利用していたパッケージはそのままだと1ch分にしかならない。逆に言えばパッケージの大型化は避けられず、これを従来サイズのパッケージに押し込んだ場合、ボールピッチの縮小化や、これにともなう配線密度の増加が避けられない。が、これだけの高速信号となると、配線そのものの太さがある程度必要になり、結果として基板の配線層数が増える。要するにFR-4の4層では作れない、ということだ。

これに絡んでくるのが、Photo04である。MicronはDDR4とは別に、新しいSerial InterfaceをJEDECに提案しており、これがNGMというわけである。Micronなどが主となり、全く新しいSerial Interfaceを提案していたようであるが、こちらはDDR4の次の世代に持ち越される事になった。とはいえ、JEDECのJC-42(Solid State Memories)やJC-45(Solid State Memory Modules) Committeesを構成する全メンバーが、こうした決定に納得していた訳ではないようだ。

ついで(2)である。先ほどのPhoto05ではないが、プロセスの微細化が進んだことで、より高速のDRAMをより低電圧で作れそうな目処が立ってきた、という話がある。Photo08は今年のMemcon 08におけるDenaliのプレゼンテーションであるが、現状60nm台で量産しているDRAMは、来年には50nm台に移行、2010年には40nm台に移行すると見られている。

しかも単にプロセスの微細化だけではなく、構造変更も行うベンダーも少なくない。例えばPhoto09～11はIDFにおけるQimondaのプレゼンテーションであるが、プロセスの微細化と構造変更の両面が用意されていることが判る。

この結果、従来よりも低い電圧で、従来以上の速度でメモリアクセスが可能になった。例えばQimondaは、1800MHzまで1.5Vのまま行ける製品を出荷できるとしている(Photo12)。これと似た話は他社でも考えているようで、今年から来年に掛けて、1.5V前後の電圧でDDR3-1600を超える速度のメモリモジュールがいくつか登場するようだ。

最後に(3)である。2007年当時のロードマップ(Photo13)を見ると、2008年にはDDR3のマーケットがそれなりに大きくなる上、2009年にはDDR4のサンプリングが始まるという見通しが立っていた。概ねサンプリングからボリューム生産開始まで2年、というのがDDR～DDR3世代の傾向だから、これに従えば2011年にはDDR4のボリューム生産が始まる事になる。