PCI-SIG DevCon 2017 - 策定完了が目前のPCIe Gen4、PCIe Gen5の策定作業がスタート

PCI Express 5.0の策定作業がスタート

さて、最大のトピックはPCI Express 5.0の策定作業に入ったことだろう(Photo10)。

すでにRevision 0.3の仕様は配布されているという。ターゲットには再びゲーミングが入っているが、これは昨今のAIのアクセラレータがGPGPUで実装されるケースが多い事への反映であろう、と考えられる。実のところこれに関して非常に強硬にElectricalでの実装を要求したのがストレージ方面だったらしい。つまりM.2とかU.2、あるいはNVM Expressなどで、これらはより広帯域のバスを必要としており、しかもOpticalにされるとコストが跳ね上がるから現実的ではない。またイーサネットの高速化がこのところ急であり、例えば200GbitのイーサネットだとPCIe Gen4だとx16レーンでも足りないから、より高速なインターコネクトが必要というリクエストを出しているという話は聞こえてきていた。こうしたネットワークだと、例えばIntelのOmniFabricの様に「長期的には」シリコンから直接光を出してしまうという技もあるが、そのOmniFabricにしても今のところはチップと外付けのPHYの間をElectricalで繋いでいる状態だから、やはり高速なElectrical I/Fが必要になる。

ターゲット速度は32GT/secで、これをPCIe Gen3以降と同じ128b/130bエンコーディングでカバーするというのが現在の想定であるが、何しろまだRevision 0.3だからこのあたりがどう転がるかはまだ見えていない(Photo11)。

実のところ技術的可能性で言えば、すでに最先端のプロセスは30Gbpsを超えるIPが多く存在する。例えばTSMCはLCN28HPC(28nm HPC)で32GbpsのPHYをすでに提供しているし、CREDOはTSMCの16FF+向けに28G/56GのSerDesを提供している。GLOBALFOUNDRIESも2016年12月に、14LPPをベースにしたASIC向けのFX-14プロセスで28/56GbpsのPHYを提供開始することを発表している。56Gに関してはPAM-4を使うのが一般的なので、素で32Gbpsというのはまだそう多くないが、ただ28Gから32Gまで速度を上げるのがそう難しいわけでは無い。問題はこれを標準的な技法で出来るか? というあたりであるが、実際に仕様策定に入ったという事は何かしらのめどが立ったということだろう。個人的には速度はPCIe Gen4据え置きでPAM-4を採用したほうが確実なのではないか思わなくも無いが、そうなるとPHYは大きく変わることになるほか、CEMに影響が出そうな気はしなくもない。このあたり、信号速度を倍にするのとどっちが有利か、今比較検討が行われているところだろう。

問題はスケジュールである。現在のところPCI-SIGは2019年に策定というスケジュールを掲げているが(Photo12)、いくらなんでもこれは無理だろう。PCIe Gen4に関して、最初に話が出たのは2011年の事だが、この時の見通しは「ユーザーがこれを利用する時期は(ヒアリングの結果)2015～2016年頃を想定しているそうで、一般に仕様策定から製品のリリースまで18カ月程度掛かっている事を考えると、仕様策定時期は2013～2014年になるだろう、との話であった」のが、結果として3年延びた計算になる。現実問題として2020年以前に仕様策定が完了するとは到底思えないのだが、まぁRevision 0.3の段階であれこれ言っても仕方ないところで、今後の動向を待ちたいと思う。

ちなみにこれまでPCI-SIGはIDFと絡めてプレスセッションを設けることが多かったが、IDFの廃止を受けて、今後どうするか確認したところ、「DevConが終わり次第それについて話し合う予定」ということであった。今のところどうなるか明確な結論は出ていない様で、こちらも何らかの結論が出るのを待ちたいところだ。