次世代の電子機器の実現に向けた変化するESD保護対策への適応手法

キャパシタンスの増加に対する補償手法

保護デバイスでのキャパシタンス増大を補償するために、システム設計者はボード上に散在するキャパシタンスの低減、または余分なインダクタンスの追加によって、デザインを変更することが多くなるでしょう。代表的な補償手法は、以下のとおりです。

コモン・モード・チョークまたはフィルタの追加 - この場合、チョークの余分なインダクタンスでESDデバイスのキャパシタンスを相殺できます。残念ながら、デザインへの高速コモン・モード・チョークの追加には多大な費用がかかる場合があるため、可能であれば回避すべきです。

保護デバイスの周辺配線のトレース幅の縮小(トレースのインダクタンスの増加) - これはしばしばトレース・ネッキングと呼ばれ、わずかな補償しか必要ないときに非常に効果的な場合があります。このアプローチの1つの限界は、薄い誘電ボードでは、ESD保護デバイスのキャパシタンスが高すぎる場合は、インピーダンスのマッチングを達成するのが困難なことです。

トレースとGND間のキャパシタンス低減 - これはトレースの下からグランド・プレーンをなくし、ESD部品領域でのみキャパシタンスを低減することによって達成できます。

これらの手法のそれぞれが適切に使用されているため、よくても次善策であり、デザインの複雑さとコストが増加します。これらは十分に制御されたデザインおよび製造環境を必要とし、高額な外部部品(コモン・モード・チョークなど)や高度なPCBを使用するため、総材料費が高くなります。これらの手法を使用する際のもう1つの大きな欠点は、多くのエンジニアがインピーダンス制御レイアウト・デザインの経験を十分積んでいないことです。この経験不足により、デザイン・エラーを招くことがよくあり、複数のボード・スピンやデザインおよび製造の遅れのために、開発コストやタイムフレームが雪だるま式に増えます。最後に、多くの大規模な製造業者は、複数のPCBベンダと協働することを好むため、1つのレイアウトでこれらすべての異なるベンダに対応するのが困難になっています。

新しいアプローチ

これまで記載したすべての補償手法に明らかな欠点があるとして、半導体メーカーは、きわめて重要なESD保護エレメントの実行可能性を問題にすることなく、現在業界で要求されている高いデータ・レートでもシグナル・インテグリティを確保できる革新的アーキテクチャを求めてきました。

その1つの解となるであろうON Semiconductorの「PicoGuard XS」アーキテクチャは、高速データ・インタフェースのシグナル・インテグリティを維持しながら、同時に強化されたESD保護を提供するために開発されました。

このアーキテクチャでは、パッケージの下ではなく、パッケージの上および中を通して配線することでESD品の内部インダクタンスが信号線と直列になって、ESD品のキャパシタンスと統合して、信号ラインのインピーダンスをマッチングさせることによって、外部補償がいらなくなります。本来保護されたASICのクランピング電圧および残留電流の原因になる信号線と並列しているESD品の内部インダクタンスは直列になってクランピング電圧および残留電流を下げることによってESD性能を改善します。

XSパッケージの構造(図1)により、端から端までパッケージの下側にグランドを配置できます。これは、すべてのパッドからダイへのワイヤ・ボンディングは長さが正確に同じなので、インダクタンスがマッチングしており、ボード設計者による補償手順が不要なことを意味しています。また、ダイナミック抵抗(R_DYN)に関して、信頼性の高いESDソリューションを実現するうえでのもう1つの重要な要素は、PicoGuard XSアーキテクチャを利用する製品は、高速差動データ・ラインの保護を目的とした他の従来式フロースルー部品より優れていることです。

このアーキテクチャでは、チョークやPCB上のトレース幅修正の必要もありません。さらに、このアーキテクチャはボードのスタックアップに左右されないため、システム設計者はベンダごとにカスタム・インピーダンスのマッチングを図る必要がなく、複数のボード・ベンダを使用することができます。関連のPCBのレイヤ数、誘電体厚、および他のレイアウト固有の変数に関係なく、マッチングされたインピーダンスを供給できます。

技術解説

図2に標準ESD保護デバイスを示します。インダクタ・エレメントは、保護デバイスに入るボンド・ワイヤおよびPCBトレースから生じる寄生インダクタンスを表します。この標準デバイス・モデルでは、誘導性エレメントが高スルー・レートのESDストライクに対して高インピーダンスになるため、迅速にエネルギーを吸収する保護デバイスの能力が制限され、エネルギーが保護されたASICへの到達が可能になります。

これと対照的に、PicoGuard XSアーキテクチャの誘導性エレメントは、図2に示すとおり、保護されたASICに入る伝導経路と直列になっています。このエレメントは実際に保護デバイスにかかる電流と電圧を制限します。まず最初が、ESDストライクが発生するコネクタ側の誘導性エレメントL1のリアクタンスです。これはESD電流の反対方向に作用し、ピーク・ストライク電圧を制限するのに役立ちます。次にASIC側の誘導性エレメントL2のリアクタンスが、ESD保護ダイオードを通じてさらに制限されたESDストライク電流をシャントします。同時に、両方の直列エレメントでの電圧降下が保護されたASICにかかるクランピング電圧を下げるように作用します。

結論

次世代の電子機器は、高速データ伝送に対するサポートを強力なシグナル・インテグリティ・レベルおよびESDストライクからの継続的保護と合体させる必要があります。これには、ESD保護デザインの基本的な変更が必要です。ここで、従来式キャパシタンス補償手法では制限が大きすぎるという結論に達しました。その結果、今回述べたような高度なアーキテクチャを開発して、高速インタフェースで要求されるシグナル・インテグリティを提供すると同時に、高信頼性動作に必要なESD保護を提供する必要があります。

著者紹介

著者:Lon Robinson
ON Semiconductorのテクニカル・マーケティング・マネージャー。
長年、同社にてESDに関する保護や制御プロダクト分野のデザイン、プロダクトエンジニア、また様々マーケティング業務などに関与してきた。
アリゾナ州立大学においてBSEE(電気工学学士号)を取得している。