現在、2つの重要なトレンドが、半導体のデザインエンジニアの静電気放電(ESD)保護戦略の実現方法に転換をもたらそうとしています。1つは、半導体プロセス技術(ムーアの法則に沿った)の微細化に伴い、システムLSIのESDに対する感受性が高まることです。 もう1つは、これらのデザインでサポートするデータ・レートが上昇し続けるため、厳しくなる一方のシグナル・インテグリティ要件に対応していく必要があることです。

新しいI/Oが要求するHDMI、SATA、MIPI、DisplayPortなどの高いデータ・レートに対応するために、デザイン・エンジニアは、ESD保護デバイスのキャパシタンスを下げることを考慮しなければなりません。しかし、プロセスの微細が進むほどESDに弱くなるため、製造業者はより強力な保護レベルを提供することに意欲を示しています。従来型のESDアーキテクチャでは現状、必要なスピードで適度な保護とサポートを提供することに苦心しており、設計部門は大きなジレンマに直面しています。その結果、エンジニアはシステムの信頼性と信号品質の間で難しいトレードオフを図るしかなく、これが事実上システムの総合性能の一部の要素を構成することとなっています。

変化するESD保護対策

ESD保護の様相は、小型製造ジオメトリの採用、オンチップ保護の引き下げ、アプリケーション環境の変化のために劇的に変わりました。これらの各要因を順に考察してみましょう。

小型ジオメトリ - 今日の最も高度な特定用途向け集積回路(ASIC)用半導体プロセス・ノードは、45nm以下まで縮小し、ESD関連故障が発生する可能性がある電圧と電流レベルも低下しています。高速データ・インタフェースも幅広く採用されるようになっており、ESD保護を実現するのと同時にシグナル・インテグリティ・レベルの維持がより難しくなってきています。一般に、ESD保護が強固であるほど、キャパシタンスのレベルが高くなり信号対ノイズ比(SNR)に悪影響を与えるため、設計者はいずれか一方に妥協せざるを得なくなります。

オンチップ保護の引き下げ ― ESD損傷に対する感受性の増大が広く宣伝されているのを受けて、Industry Council on ESD Target Specificationsは最近、オンチップESD保護の標準レベルの引き下げに動くことを発表しており、十分なシステム信頼性を達成するために、外部ESD保護回路がさらに重要になっています。

アプリケーション環境の変化 - ノートブックPC、携帯電話、MP3プレーヤ、デジタル・カメラ、その他の携帯用民生機器が急増しており、それらのすべてが無制限設定(すなわち、静電気防止用リストバンドや導電/接地テーブル面の採用なし)で使用されます。これらの環境では、ユーザはケーブルの接続/取外中にI/Oコネクタ・ピンに触れることができます。携帯用機器も通常の使用時に電荷を蓄積して、コンピュータやTVなどの別の装置に接続したときにそのエネルギーを放電します。

ラインのインピーダンスを均一化する外部補償の使用

高速レイアウトでの重要な要素は、伝送ライン全体でインピーダンスをマッチングさせることです。特性インピーダンスは、トレース幅、ボード誘電体厚、ボード材料、トレース上の部品など、多くの変数によって影響を受けます。伝送ラインの特性インピーダンスはL/Cの平方根です(Lはインダクタンス、Cはキャパシタンス)。これは、あるポイントにキャパシタンスが追加された場合、そのポイントでインピーダンスが低下するか、あるいは逆にインダクタンスが追加された場合はインピーダンスが増大します。ESD保護回路の搭載は、回路自体が持つキャパシタンスのため、ラインのインピーダンスに影響を与えます。そのため、インピーダンス・マッチングを通じてこれを補償する必要があります。

最適化されたレイアウトの最も重要な目的は、HDMI仕様(100Ω±15%を許容)に従い全ラインに沿ってインピーダンスを整合させることです。ラインに追加された保護デバイスは、ダイオード、バリスタ、サプレッサ、ポリマのいずれであっても、デバイス自体からだけでなく、デバイスをプリント基板(PCB)に接続しているパッドからもキャパシタンスを追加します。キャパシタンスが増加すると信号が歪み、ビデオ画質が劣化して、コンプライアンス試験さえも不合格になります。

このため、ESD保護製品のベンダはデバイスのキャパシタンスの低減に注力してきましたが、前述したように、これはESD保護性能に悪影響を与えます。例えば、ダイオードのキャパシタンスの低減は、サイズを縮小すれば達成できます。しかし、これによって抵抗値が増え、結果的にクランピング電圧の上昇と保護デバイスへの残留電流の増加を招きます。