Intelは「45nm Product Press Briefing」と題し、報道関係者向けに製品・技術説明のセッションを行った。スピーカーは同社Corporate Vice PresidentであるStephen L. Smith氏。Nehalemの概要が述べられたほか、製品ロードマップのアップデートなどいくつか新しい情報が公開されていたので、その内容をお届けしたい。
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Stephen L. Smith氏。肩書きはCorporate Vice President, Director of Group Operations, Digital Enterprise Group |
Nehalemについて
すでにご存知のように、Intelはプロセッサの製造プロセスルールの微細化とコアアーキテクチャの刷新を交互に行うTick-Tack戦略に基づいて製品を投入している。次世代のPenrynは45nmの新プロセスルールに移行するが、マイクロアーキテクチャは現行の拡張にとどまる。そして、続くNehalemは45nmプロセスルールで製造されるが、マイクロアーキテクチャは刷新されるということだ。
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おなじみTick-Tack戦略。2年周期でプロセスルールを移行し、シュリンクとアーキテクチャ刷新は交互に実施する |
今回、Nehalemの構造がいくつか踏み込んで紹介されている。まずNehalemでは、これまではチップセット(ノースブリッジ)側の機能であったメモリコントローラーがCPU側に内蔵される。インタフェースは最大3チャンネルのパラレルで、メモリはUnbufferedタイプ/BufferedタイプのDDR3をサポートする。
CPUとノースブリッジを繋ぐFSBは廃止され、代わりに「Intel QuickPath Interconnect(QPI)」と呼称されるインターコネクトで通信することになる。QPIはPCI Expressに似たシリアル接続のインタフェースだといわれており、ちなみに、デュアル・プロセッサ構成以上のシステムでは、このQPIでCPU同士を直接接続することも考えられている。
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CPU側にメモリコントローラを内蔵し、チップセット(I/Oハブ)との接続はFSBではなくQPI |
DP以上の構成では、このようにQPIで繋がれたそれぞれのCPU間での直接通信を行う |
Nehalemは非常にスケーラブルなマルチコア設計になっているとのことで、2コア、4コア、そして最大8コアまでが想定されている。加えて、NehalemではPentium 4世代などが備えていたような、1コアあたり2スレッドのマルチスレッドを同時実行するSMT(Simultaneous Multithreading)を搭載する。つまり、Nehalemが同時処理できるスレッド数は4スレッド、8スレッド、最大16スレッドとなる。キャッシュサイズも同様にスケーラブルな設計とされ、また、複数レベル(例えばL1,L2など)の共有キャッシュを備えることが明らかにされている。
また、コア、スレッド、キャッシュの動的な管理が可能で、タスクに応じたオン/オフをリアルタイムに行うことにより、最適なパフォーマンスと最適なパワー管理を実現している。ほか、顧客の要望があればオプションでGPUを統合することができ、これは、例えばモバイル向けのGPU統合プラットフォームなどで適用されることが考えられるという。
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おそらく今回のIDFが初公開。写真左が「Nehalem」のパッケージで、写真右はNehalemをサポートするチップセットである「Tylersburg」 |
Nehalemを拡大してみた。ダイサイズが思ったより大きいかも |
なお、今回のIDFではNehalemのウェハが披露され、Nehalemのトランジスタ数は7億3100万個であると明らかにされているが、ちなみにこのトランジスタ数は、クアッドコアでL2キャッシュ12MB(6MB×2)のPenrynのトランジスタ数である8億2000万個から比較すると、L2キャッシュ容量の影響か、やや減少したことになる。
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こちらはNehalemのウェハ |
ついでにTylersburgのウェハ |
