ということで、PCI-SIGのプレスリリース以上のものは余り出てきていないのだが、大まかな方向性は見えてきた。まず転送速度だが、やはり10GT/sを実現するには、PHYへの影響がかなり大きいということらしい。元々8bit/10bit Encodingでは転送速度の20%がClock伝達のために捨てられてしまうという無駄の多いアルゴリズムであり、これを止めるだけで動作速度を2GHz分も落せるのだから、妥当といえば妥当だ。
ただ、だからと言ってEmbedded Clockを捨てるわけにも行かない。インタビュー中に"New Scrambling Method"としか言及の無かった新しいEncoding法だが、可能性があるのは10GBASE-Tで採用された64bit/66bit Encoding、あるいはIEEE802.3 WGで現在作業が進んでいる40G/100G Ethernet向けに提案されている512bit/513bit Encodingあたりかもしれないが、可能性が高いのは64bit/66bit Encodingであろう。この場合、実効伝送率は97%近くなる。実際、5月に開催されたPCI-SIG Developers Conference 2007の会場で、Board of DirectorのRamin Neshati氏がこれに近い発言をしている(もっとも、彼は99.7%のEfficiencyと言っていたが)。一般論として、実効転送レートが8GT/sではなく7.76GT/sであってもそれほど支障はないだろうし、殆どのベンダーに支持されるであろうとは想像できる。
それにしても8GT/sである。ということはPHYのSerDesは間違いなく8GHzで動かなければならないし、その上位層は1GHz/8bitでデータの送受信を行う事になる。インプリメントが行われるのは2009年後半から2010年というタイムフレームで、最初のターゲットはGen1/Gen2同様にGraphicsだろうから、この時期だと45nm世代に移行していても不思議ではなく、インプリメントにはそう問題がないのだろうが(もっとも、チップセットの側もやはり65nm以下に移行していなければならないわけで、こっちがむしろ問題かもしれない)。
