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東大生研など、プロセッサの配線層に混載可能なメモリデバイス技術を開発

(a)試作された強誘電体HfO₂キャパシタの断面TEM像。(b)400℃の結晶化アニールで作成された強誘電体キャパシタの分極電荷特性。(c)IGZTOをキャップ層として用いた強誘電体HfO₂キャパシタの書き換え耐性。400℃の低温で形成が可能となり、wakeup現象のない良好な特性が得られたとした (出所:東大生研Webサイト)

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