東芝の研究開発成果報告

東芝は、スマートフォンやタブレットなどの携帯デバイスの消費電力削減をターゲットとして研究開発を行った。

次の図の上側のグラフは、横軸にプロセサがアイドルになる時間、縦軸にその回数をプロットしたグラフである。このグラフを見ると長いアイドルが継続するのは稀であり、大部分のアイドルは数10μsから200μs程度のところに分布している。この程度のアイドル時間であれば、通常のパワーゲートで対応できる。しかし、下側に示したラストレベルキャッシュ(Last Level Cache)のアイドル時間は100ns以下という短い時間に分布しており、このアイドル期間を有効に利用して電力を削減するには、新型のノーマリオフメモリと細粒度の高速パワーゲートが必要であることが分かった。

プロセサのアイドル時間は20μs～200μsが多く、さらに長いアイドルもあり、通常のパワーゲートで対応できる。一方、LLCのアイドル時間は100ns以下であり、ノーマリオフのメモリや高速のパワーゲートを開発する必要がある

MTJ(Magnetic Tunnel Junction)素子を使うSTT-MRAMの消費電力を小さくするためには、書き込み電流を下げることが重要である。書き込み電流が小さくなると、BETが短くなり使える範囲が広がる。また、セルの面積や動作速度は書き込み電流で決まるので、書き込み電流を減らすことで、高密度にでき、また、動作速度も速くなる。

しかし、データを記憶している時間が長いキャッシュではMTJの熱的安定性係数Δを大きくする必要があり、この要件も考慮して、次の図に示すように2次キャッシュ用、3次キャッシュ用、LLC用と3種のメモリセルを作った。2次キャッシュのセルでは31nmφのMTJ、3次キャッシュのセルには47nmφ、LLCのセルには59nmφのMTJとなっている。

ビット数が多いLLCが一番サイズの大きいMTJを使っているのは逆のように思えるが、左のグラフに見られるように、直径の大きなMTJの方がΔが大きくなり、熱エネルギーでデータ化けを起こす確率が小さくなり記憶の安定性が増す。一方、熱的安定性係数Δが小さい方が、書き込みやすく、高速の書き込みができる。そのため、高速を要求される2次キャッシュではΔを小さく、データ保持時間が長いLLCではΔを大きくするために、このようなMTJサイズとなっている。

ベースとなるCMOS LSIの上にM7の磁性層を載せてMTJを作る。MTJのサイズを変えると、書き込み特性が変るので、2次キャッシュには書き込み速度の速い31nmΦ、LLCには熱的安定性係数の大きい59nmΦのMTJを使っている

MTJは磁化の方向と流す電流の方向が同じ(Parallel)と逆(Anti-Parallel)で抵抗値が変わる。このため、磁化の方向で、一定の電圧をかけた場合に流れる電流が異なる。これまでのMRAMはこの電流の違いを検出していたが、直列にキャパシタを入れて、出てくる電圧の違いを検出する読み出し方式を考案した。電流が流れ続ける従来の方式に比べて、小さな消費電力で動作する。また、高速が要求される2次キャッシュでは互いに逆の情報を記憶するペアのセルを使って差動的に読み出すことにより、5ns以下の高速読み出しを実現している。

消費電力の小さい電圧型の読み出しを行う方式を考案。また、2次キャッシュには2個のMTJを使い、差動的に読み出すことにより、5ns以下という高速の読み出しを実現

周辺回路の待機電力を減らすため、メモリセルアレイは32KBごとに電源スイッチを設け、また、読み出しドライバ、書き込みドライバ、センスアンプにも個別の電源スイッチを持たせ、個別に電源のオンオフができるようになっている。なお、この電源スイッチは20nsで電源をオフすることができる。

32KBごとのサブアレイ、Read Driver、Write Driver、Sense-Ampの単位で電源スイッチを設け、個別にパワーオフができる

開発したシミュレータを使い、集中研でメモリアクセスのパターンを分析したところ、その次のアクセスまでの時間が長いかどうかを、分岐予測と同じような機構を使って、平均85%程度の確率で予測できることを見出した。次のアクセスまでのアイドル時間が長いと予測された場合には投機的に電源スイッチを使って電源を切ってしまう。予測が外れてBETより短い時間で次のアクセスが来てしまうとエネルギーを損してしまうが、予測が正しければ、予測しない場合より早く電源を切ることができるので、結果として消費電力を減らすことができる。

この成果は、2016年2月のISSCCで発表されるとのことである。

分岐予測のような機構を使い、次のアクセスまでのアイドル時間が長いかどうかを予測すると、平均85%程度正しい予測が得られる。この予測を使って。早期に電源をオフにして電力を減らす

次のグラフは従来のSRAMを使ったキャッシュの電力と通常の低電力MRAM、そして、このプロジェクトで開発したキャッシュの消費電力を示したものである。SRAMを使ったキャッシュでは動作電力は全体の10%以下であり、大部分がリークによる電力消費となっている。通常のSTT-MRAMを使うキャッシュは、アイドル時には電源をオフにするのでリーク電力は大きく減少しているが、動作電力が大きく増加して、合計ではSRAMより大きな電力消費となっている。

これに対して、このプロジェクトで開発した低電力のMRAMを使うとSRAMより60%少ない電力となり、前述の投機的電源オフを使うと92%少ない電力で動作する。

本研究で開発したMRAMはSRAMより60%少ない消費電力で、次のアクセスまでの時間予測を組み合わせると92%少ない消費電力になる

このプロジェクトでは31nmΦのMTJをCMOS回路に組み込んだ。これは世界最小記録である。また、4Mbitレベルのキャッシュとしては世界最小級の消費電力を実現し、2016年2月のISSCCで発表する予定である。

CMOSとインテグレートしたMTJとして世界最小、4Mbitのキャッシュとしては世界最小の消費電力を実現

なお、ノーマリオフのプロセサの動作をシミュレートするシミュレータは集中研で開発し、電源のオンオフのやり方の性能、電力に対する影響の検討に使用した。そして、次のアクセスまでのアイドル時間の予測と投機的電源オフは集中研の研究成果である。

集中研ではシミュレータを開発し、各種の電源制御の性能や電力に与える影響の評価に使用した。次のアクセスまでのアイドル時間の予測と投機的電源オフは集中研の成果

Noffシンポジウムでは各社の実験システムの展示が行われ、東芝は4Mbitの高速MRAMとそれを使うシステムを展示した。また、MRAMのウェハも合わせて展示された。

Noffシンポジウムでデモされた東芝のシステム。黒い枠のついたソケットに入っているのが、開発された4MbitのSTT-MRAMチップ

4Mbit STT-MRAMのウェハ