パターンばらつきの解決は先端ロジックのさらなるスケーリングに不可欠

前回までに、ロジックトランジスタと配線スケーリングの課題を探ってきたが、今回はロジックセルのレイアウト最適化とパターンばらつきという課題に考察を加えてみたい。これはロジックの面積あたりコストのスケーリングと消費電力、性能の継続的改善を図る上でぜひとも対処すべき問題だからだ。

設計とテクノロジーの協調最適化(DTCO)でデバイスのフットプリントを縮小

ロジックデバイスは、基本的な論理機能を果たすロジックセルを多数組み合わせたものである。各セルには金属線でつながり合った複数のトランジスタゲートが備わっている。縦に並んだゲート間の距離を、コンタクトゲートピッチ(CGP)と呼ぶ。ゲート同士を横方向につなぐメタルワイヤの間隔は、メタルピッチと呼ばれる。この2つのピッチの乗算によって単位セル1個の面積が概算できる(図1)。

• 図1:コンタクトゲートピッチとメタルピッチは、ロジック密度を決める主要パラメータ

業界では従来、リソグラフィによるパターニングを用いてゲートとワイヤを微細化し、より密集させることでセルのスケーリングを行ってきた。これはピッチスケーリングあるいは内在的スケーリングと呼ばれるもので、その効果は絶大だった。しかしプロセスノードが進むにつれて、ゲートとワイヤの距離をこれ以上縮める物理的な余地は急速になくなりつつある。さらに、電気デバイスと構造が密集し過ぎると信号が干渉し、デバイスの性能や電力特性が低下する恐れもある。

AMATでは、従来とは異なるスケーリング技法の実現を支援してきた。これは将来のノードでスケーリング全般にもたらすメリットが大きいと見られ、注目を集めている。「設計とテクノロジーの協調最適化(DTCO)」として知られるこの技術は、ロジック設計者の優れたアイデアに新材料やマテリアルズ エンジニアリング技術を組み合わせ、リソグラフィやピッチを変えずに面積あたりコストの引き下げを目指すものである。

業界外の友人にDTCOについて説明するとき、家のリフォームにたとえると話が通じやすいようだ。敷地は拡げられないが新たに仕事部屋やレクリエーションルームが欲しい、でも今ある寝室を手狭にするのは嫌だ、という場合は、二階を建て増したり地下室を作ればよい。それには追加の部材と、構造を堅牢にするための耐荷重性の支持物や掘削機などのエンジニアリングも必要だろう。このように設計とテクノロジーの両面から最適化を図るアプローチがDTCOである。DTCOを活用することにより、ロジックセルの限られた面積に一段と多くの機能を詰め込むため、重要な要素であるトランジスタコンタクトをデバイスの横ではなくアクティブエリアの上部に配置するContact Over Active Gate(COAG)のような技法が生まれる。このほか最近のロジックロードマップで見られる例に、Single Diffusion Break(SDB:シングルディフュージョンブレイク)がある。これは隣接するトランジスタ間の絶縁に使われている2重構造を、1つの高品質な構造に置き換えるもので、省スペース化に寄与する。こうした技法はいずれも創造性と多少のリスクを伴うが、高品質のマテリアルと高精度のマテリアルズ エンジニアリング技術によってリスクは軽減される。

DTCOは今後登場するノードのロジックスケーリングで存在感を増すと見られる。そうした応用例についてもMaster Classで論じている。

パターンばらつきの克服

ピッチスケーリングの継続も不可能ではないが、それには微細化につれて深刻化するパターンばらつきの問題を解決する必要がある。特に興味深い取り組みの1つは、EUVリソグラフィをマルチパターニング技術と組み合わせて線幅を狭めようという試みだ。

PPAC(消費電力、性能、面積あたりコスト)の改善とともに信頼性と歩留まりを達成するには、エッジの直線性とスムーズさを保つことが必要だ。実際にはどのパターン形状でもエッジにラフネスや不均一性が生じるのが常だが、従来はパターンの線幅に占めるエッジの割合がきわめて少なかったため、こうした乱れはおおむね無視できた。しかし、EUVでスケーリングを進めるにつれ、エッジが線幅の30％を占めることも珍しくなくなってきた(図2)。エッジラフネスは今や重大な問題なのだ。リソグラフィの解像度とラインエッジラフネスの問題は、トレードオフの関係になりつつある。しかもマルチパターニングのステップ数が増えるほど、エッジの不均一性による悪影響は何倍にも広がりかねない。

中でもロードマップの推進を妨げるのは、電気的障害をもたらすパターニング欠陥だ。部位によっては、金属線の両サイドのエッジばらつきによって線が細くなり、断線してしまうこともある。あるいはエッジラフネスによって隣り合う線が接近し過ぎ、つながってショートを引き起こす場合もある。こうした問題はパターニングの技術者の間でストキャスティック(確率論的なばらつき)欠陥と呼ばれ、技術学会でも大いに注目を集めている。

• 図2:EUVパターニングにおける主な課題には、ウェハの局所および全面のCD均一性のばらつき、ラインエッジラフネス(LER)、断線やショートなどがある

幸い、こうしたストキャスティックな課題にナノスケールで対応してEUVダブルパターニングを成功させる革新的なインテグレーテッド マテリアルズ ソリューションが登場してきている。

総括すると、先端ロジックのスケーリングはピッチスケーリングとDTCOの両方を用いることで継続できる。AMATでも、今後数ロジックノードにわたるスケーリングを加速し、同時にPPACt(消費電力、性能、面積あたりコスト、市場投入までの期間)を改善すべく、すでにパートナーと緊密に協働している。

この連載はApplied Materialsが発行している英文ブログをアプライド マテリアルズ ジャパンが翻訳したものを一部修正して掲載しております。