設計済み回路を用いたLDOの動作検証

シミュレーションの結果

オン・セミコンダクターのI3T50テクノロジ(350nmスマート・パワー・テクノロジ)を採用し、表3に記載した主要特性を持つ、つまり極端な動作条件と素子のプロセスばらつき(「低速」はMOSトランジスタの低トランスコンダクタンス、低ゲート静電容量、高スレッショルド電圧を意味し、「高速」はその逆)を包含した設計済み回路を使用して、提示LDOの動作を検証しました。

各シミュレーションでは、標準プロセス・パラメータと動作条件(V_IN=8V、V_DD=3.3V、I_load=50mA、C_ext=50nF、外部コンデンサのESRとESLはどちらも0、温度27℃)の公称値動作を使用しました。プロットで、公称値動作の結果は黒の太い実線、低温時動作の結果は寒色(青)の細い実線、高温時動作は暖色(赤、オレンジ、黄色)の細い破線で表記しました。

• 表3 提示LDOの主要特性(動作条件とプロセスばらつきの組み合わせ)

LDOのレギュレーション(VFB)ループの開ループ電圧ゲイン(図13に示す)は、分数次数挙動を示しています。45°位相という広い領域があるからです。低周波数時は、左側を終端したRCラダーを使用していること、および外側の極がほとんど影響を及ぼさないため位相が大きくなります。高周波数時は、位相が大きくなる(ESRとESLのため)か、小さくなります(寄生極のため)。UGFのアダプティブ調整が原因で、UGFは大きく変化します。

• 図13 提示LDOのレギュレーション(VFB)ループの開ループ電圧ゲインに関するシミュレーション結果

図14にプロットしたDC負荷特性は、LDOで非常に厳密なDCレギュレーション(小さい動的出力抵抗)が実現されていることを示します。これは、誤差アンプを(分数次数)積分器として使用する利点です。アダプティブUGF調整が原因で、この特性は凸型(出力電流が小さいときに動的出力抵抗が大きい)になっています。

素子のミスマッチをシミュレーションに含めた場合(ミスマッチ・モンテカルロ分析または感度分析による)、負荷電流が0から最大値(50mA)の範囲全体で、出力電圧は4.936V～5.073Vの範囲(6シグマ区間)で変化します。

• 図14 提示LDOのDC負荷特性のシミュレーション結果

負荷電流が0mAから50mAに増加したときのLDOのステップ応答を図15にプロットします。負荷電流が50mAから0mAに減少したときのLDOのステップ応答を図16にプロットします(三角形の部分は、出力電圧のオーバシュートによって外部コンデンサが急速充電され、その後、負荷電流によって徐々に放電されることを表現しており、LDOは自身の出力から大きな電流をシンクできない)。応答のセトリング部分(三角形部分を除く)は、ほぼ単調な変化であり、レギュレーション・ループに十分な位相マージンが存在することを示唆しており、形状はMittag-Leffler関数に調和しています(つまり、最初の急速な減衰は、指数関数で想定される場合より長い期間、引き延ばされている)。

• 図15 負荷電流のステップ増加に対する提示LDOの過渡応答のシミュレーション結果

• 図16 負荷電流のステップ減少に対する提示LDOの過渡応答のシミュレーション結果

(次回は11月9日の掲載予定です)