ムーアの法則の先にあるコンピューティングはどうなるのか？(1) ムーアの法則が終わったら半導体はどうなってしまうのか？

ISC 2019の会期第2日の基調講演は、ローレンスバークレイ国立研究所のJohn Shalf氏の「ムーアの法則の先のコンピューティング」と題する講演であった。Shalf氏は同研究所のコンピュータ科学部門のヘッドを務めるビジョナリーである。

ISC 2019で「ムーアの法則の先のコンピューティング」と題する基調講演を行うローレンスバークレイ国立研究所のJohn Shalf氏

半導体は50年にわたってスケーリングを続けてきたが2Dのリソグラフィでは原子のサイズの制限にぶつかってきており、2023年に5nmという話もあるが、今後はスケーリングによる大きな性能改善は望めない。

半導体は微細化で50年間進歩してきたが、そろそろスケーリングの終わりが見えてきた (この連載のすべての図はShalf氏の基調講演スライドを撮影したもの)

次の図はコンタクトホール(シリコンと配線を接続する穴)と最小幅の配線のハーフピッチのサイズの年次推移で、()内に何nmテクノロジという公称のノードサイズを記入している。縦軸は、これらのハーフピッチが公称のノードサイズの何倍になっているかを示している。例えば2022年は3.5nmテクノロジであるが、実際のコンタクトホールのハーフピッチは32nmで公称のノードサイズの約9倍である。また、最小のメタル配線のハーフピッチは24nmで、ノードサイズの約6倍である。2000年頃までは公称のノードサイズとこれらのハーフピッチはほぼ一致していたのであるが、現在では乖離が大きく、公称のノードサイズはマーケティングの道具になってしまっている。このように公称ノードサイズの縮小は続いているのであるが、実際のコンタクトホールや配線幅はあまり小さくなっていないという状況になっている。

横軸は公称のノードサイズで、縦軸は、コンタクトホールのハーフピッチ(青)と配線のハーフピッチ(赤)が公称ノードサイズの何倍になっているかを表している。つまり、公称のノードサイズは物理的実体と離れ、マーケティングのツールになってしまっている

次の図はよく見るコア数、電力、クロック周波数性能などのトレンドをプロットした図であるが、2023年頃にはどのカーブもフラットになってしまうとShalf氏は予想する。2021年のExascaleスパコンはできるとして、その先はどうするかという話になる。

Olukotun教授らが作成したトランジスタ数などの年次推移のグラフをShalf氏が破線で今後の予想を書き加えたもの。Shalf氏は2023年頃には、どのカーブもフラットになってしまうと予想する

半導体のスケーリングが止まったらどうなるのか？

次の図は縦軸が新規な材料や新規のデバイス、横軸はより効率の高いアーキテクチャやパッケージ、奥行き(斜め)の軸は新たな計算モードで、軸に沿って描かれている円はそれぞれの軸の候補となる技術である。

新素材にはカーボンナノチューブやグラフェン、トンネルFETなどがある。横軸のアーキテクチャやパッケージングの改善には3D実装や再構成可能アーキテクチャなどがある。奥行き軸の新コンピューティングモデルには量子コンピューティング、データフローコンピューティングなどがある。このように、実用になるかどうかまだ分からない技術であるが、候補はたくさんあるとShalf氏は言う。

新素材にはカーボンナノチューブやグラフェン、トンネルFETなどがある。横軸のアーキテクチャやパッケージングの改善には3D実装や再構成可能アーキテクチャなどがある。斜め軸の新コンピューティングモデルには量子コンピューティング、データフローコンピューティングなどがある

ムーアの法則以降のコンピューティングの大まかな分類として、従来から使われているデジタルでもシンボリック処理などの新たな計算法を使うことが考えられる。また、ニューロンの動きに似たパターン認識や認知科学的なデータ処理、さらに、量子素子を使う組み合わせ/NPやアニーリング/最適化などがある。

計算のやり方として、デジタルでも数値でのコンピューティングではなく、シンボリックの計算を行う方法があり、ニューロコンピューティング、量子コンピューティングなどもある

専用処理アクセラレータの多種搭載

デジタル処理の方向性としては、ヘテロなアクセラレーションをさらに推し進める方向での問題特化型のハードウェアの進化が有望である。このようなハードウェアの特化はすでにスマホのプロセサでは始まっており、HPCにも波及してくると考えられる。

次の図の左のチップ写真はAnandtechに掲載されたAppleのA8のダイ写真であり、CPUに加えてGPUを始めとして各種のアクセラレータが搭載されている。右の棒グラフは、AppleのスマホCPUに何個のアクセラレータが搭載されているかを示すもので、A4では10個以下であったが、最近のA11では40個を超えるアーキテクチャの異なるアクセラレータが搭載されている。

AppleのA8 SoCのチップ写真(左)とA4以降のSoCに搭載されている専用アクセラレータの個数(右の棒グラフ)。現在のA11には40個以上のアクセラレータが搭載されている

そして、スマホだけではなく、データセンターでもGoogleのTPUのような用途特化型のアクセラレータが使われるようになってきている。

ただし、HPC用のアクセラレータとなると、エネルギー省の将来の科学技術計算ワークロードに特化したものでないと、エクサやそれ以降のスパコンのエネルギー効率や性能要件を満たすことはできないと考えられ、どのようなアクセラレータを作れば良いかは問題である。

次の図の中の表は、IntelのHaswellとNVIDIAのK80 GPUとGoogleのTPUのGOPS/s/Wattなどを比較したもので、TPUは8bit整数の計算であるが2,300GOPS/s/Wattの計算パワーを持っている。倍精度浮動小数点の計算は8OPS相当と考えると、2300GOPSは288GF/Wであり、ExaFlopsの計算は3.5MWで実現できる計算になる。