CMOSの電力消費のメカニズム

1980年代までは、高性能のメインフレームやスパコンはECLという超高速の論理回路を使っていた。しかし、ECLは消費電力も多く、チップの消費電力が100Wを超えるようになってしまった。ECL LSIの集積度はせいぜい数1000ゲート程度なので、プロセサを作るには、数100から数1000個のLSIが必要となる。しかし、このようなLSIをプリント基板に100個搭載すると、基板の消費電力は10kWになってしまう。ホットプレートより小さい面積で5～10倍の電力を消費するため冷却が限界となってきた。これでは、トランジスタ数を増やして性能を上げることができないので、IBMや富士通などの大型コンピュータメーカーは、ECLより速度は遅いが、消費電力は圧倒的に少ないCMOS(Complementary-Metal-Oxide-Semiconductor)に切り替えて熱の壁を回避した。

CMOSの消費電力は、スイッチ動作に伴うものと、漏れ電流によるものがある。スイッチ動作に伴うダイナミック消費電力はαCV2fで表される。ここでCはスイッチに伴い充放電される配線やトランジスタの寄生容量、Vは電源電圧、fはクロック周波数で、αはクロックの中で実際にスイッチが起こる確率である。αは、1サイクルに充電と放電が各1回起こる場合に1.0となるが、通常の論理回路では、平均的には5～10サイクルに1回の充電、あるいは放電が起こる程度であり、この場合のαは0.1～0.05ということになる。

図1.4 スイッチに伴うダイナミック消費電力は配線容量やゲート容量の充放電で発生する

微細化に伴い単位チップ面積あたりのCは、おおよそ、最小寸法に逆比例して増加するので、一定のサイズのチップでは、V、fが同じとしても微細化に伴って消費電力が増えてしまう。しかし、最小寸法に比例してVを下げることにより、fを最小寸法に逆比例して高めても、消費電力密度は同じになる。このように微細化に比例して電圧を下げ、クロックを上げるというやり方を「Dennard Scaling(デナードスケーリング)」という。このDennard Scalingにより、微細化に伴いクロックは上がり、トランジスタは最小寸法の逆数の2乗で増えるのに消費電力は増えないということになる。

完全なDennard Scalingでは消費電力は増えないのであるが、実際には、微細化比例よりもトランジスタ数を増やしたり、クロックを高めたりして商品の競争力を高める開発が行われた結果、当初、数W程度であったCMOSチップの消費電力は増加していき、2000年頃には再び、CPUチップの消費電力が100Wを超えることになってしまった。

もう1つの問題は漏れ電流である。主な漏れの原因は2つある。MOS(Metal-Oxide-Semiconductor)トランジスタは、その名の通りMetalのゲート電極と電流を流すSemiconductorの間に絶縁物のOxideがあるというMOS構造になっている。Oxideは絶縁体であり電流は流れないのであるが、厚みが1nm位に薄くなると、トンネル効果で電流が漏れてしまう。

この問題に対してはHigh-K絶縁膜という材料が開発された。High-K絶縁膜は誘電率が高く、トランジスタの動作上は薄いSiO2絶縁膜と同様に働くが、物理的には数倍の厚みがあり、漏れ電流が非常に少ないという特徴がある。このHigh-K絶縁膜の採用により、当面は、ゲート絶縁膜の漏れ電流の問題は回避されているという状態である。

もう1つの漏れ電流は、トランジスタをOffにしても、完全にはOffにはならず、電流が漏れるというものである。ちょっと、トランジスタデバイスの話になるが、CMOSに使われるエンハンス型のNMOSトランジスタは、ソースをグランド(0V)に繋いで、ゲート電位が0Vの場合には電流が流れないOff状態、ゲート電位が電源電圧の場合はOn状態になる。Off状態では、理想的には電流は流れないのであるが、実際には僅かに漏れ電流が流れる。PMOSトランジスタは電圧のかけ方や電流の向きは反対になるが、Off状態でも僅かに漏れ電流が流れるのはNMOSトランジスタと同じである。