プロセサチップ内の電源配線

以前、表2.1でIntelの32nmプロセスの配線の諸元を示したが、Intelのメタル9は、8μmという格段に厚い配線層であり抵抗が非常に小さい。このため、抵抗成分だけでなく、インダクタンスが影響する場合があるが、メタル1～8層では配線が細く抵抗が大きいことから長い電源線を使うことができない。このため、実用的にはインダクタンスが問題になることはなく、配線抵抗だけを考えれば良い。

チップの電源配線の構成としては、図3.10に示すように、まず、電源バンプ同士、グランドバンプ同士を繋ぐメタル9の配線を作る。

図3.10 バンプ配置とメタル9電源線

この図ではVと書かれた電源バンプとGと書かれたグランドバンプだけが描かれているが、入出力信号がある部分では、一部のバンプが信号バンプとして使われ、メタル9配線は信号バンプを迂回して次の電源、あるいはグランドバンプに接続するというようにして、連続するメタル9の電源線、グランド線を作る。

一方、インバータ、NAND、FFなどの基本回路はメタル1のピッチを基準として、その10～15倍程度で、高さを揃えたライブラリが用意されており、これをX方向(メタル1がX方向として)に並べて行けば、基本回路の電源とグランド接続のY方向の位置が揃うという作り方が一般的である。基本回路の列を繋ぐメタル1の電源、グランド線としては最小の線幅ではなく、2～3ピッチ分というような太い配線を用いることが多い。このようにして、基本回路を並べると、図3.11のようになる。

図3.11 基本回路を並べてメタル1の電源、グランド配線を繋ぐ

ここではX方向に数個の基本回路とY方向に2列しかならんでいないが、実際の回路ブロックはX、Y方向ともにもっと多くの回路が並んでいる。なお、図3.11のように列ごとに電源、グランドを反転すると、Nチャネルトランジスタ用のP-wellやPチャネルトランジスタ用のN-wellを隣接した2列で連続にできるので、一般的にこのような配置が行われている。

300mm2のチップでピーク電源電流が150Aとすると、平均的には0.5A/mm2であるが、消費電力密度が高い演算器やレジスタファイルなどでは5倍程度の電流を見込む必要がある。そうすると、電流密度は2.5A/mm2となる。なお、クロックバッファなどは動作率αが高くさらに電源電流密度が高いので、個別に電源設計を考える必要がある。

2.5A/mm2の電流密度で、図3.11で各列のピッチが3μmと想定すると、メタル1の長さ1μmあたり7.5μAの電源電流が流れることになる。そして、電源、グランド線は、表2.1のIntelの32nmプロセスのメタル1で最小線幅の3倍の配線とすると、1μmあたりの抵抗は1.23Ωである。

そして、図3.12に示すように、メタル1の電源、グランド線は間隔(ピッチ)Lでメタル2の電源、グランド線に接続される。

図3.12 メタル1電源とメタル2電源の接続間隔

そして、電源電流が一様であると想定すると、メタル1電源線の中央部分からメタル2への接続部分までの電圧ドロップはおおよそ1.15×L×L[μV]となる。 そして、グランド側は同じ電圧だけ持ち上がることになるので、中央部分に位置する論理回路にかかる電源電圧はこの2倍の電圧だけ低くなる。これを5mVまで許容すると、Lは約47μmとなる。

しかし、Lが47μmのメタル1をメタル2に接続する根元の部分では176.25μAの電流が流れることになる。配線断面1cm2あたり1.0e+6Aの電流を流せる半導体設計ルールであるとしても、3倍幅のメタル1の電源配線の最大許容電流は159μAであり176.25μAはこれを若干オーバしている。また、許容電流密度が0.5e+6Aであれば、半分以下の電流しか流せないことになる。従って、この場合は電流密度が制約となり、1.0e+6Aの場合はLを42.4μm以下、0.5e+6Aの場合は21.1μm以下とピッチをより短くする必要がある。ただし、この設計は平均の5倍の電流密度でも耐えられる設計であり、電流が少ないことが分かっている部分ではよりメタル2に接続するピッチを長くしても良い。

同様にして、各層に割り当てた電源ドロップ量と配線の電流密度を満足するようにメタル3からメタル8までの電源、グランド線のグリッドを作り、最終的にメタル9の幹線に接続する。