パッケージとチップの接続

図3.8に示すように、パッケージの表面の電源、グランドパッドとチップの間はバンプというチップ側に付けられた突起をはんだ付けするなどの方法で接続されている。このバンプの寸法は高さ50～100μm、半径25～50μm程度である。しかし、図3.8の縦の線で示すように、電源供給系はバンプだけではなく、パッケージの表面のパッドからパッケージ基板内部の電源、グランド層まではビアで接続されている。

図3.8 パッケージ基板とチップ接続の模式図

高さ100μmの電源とグランドのバンプと高さ200μmのビアでパッケージの電源、グランド層に接続されていると想定すると、電源、グランドペアのインダクタンスは100pH程度である。電源、グランドバンプの数を2500ペアと考えると、全体のインダクタンスは0.04pHとなる。ωLは1GHzにおいても0.25mΩであり、100%の電流変化量でも2GHz程度まで有効に機能する接続である。

このように低インピーダンスで電気的には優れた特性を持つバンプであるが、メカニカルにはかなり厳しい条件にある。チップはシリコンでできているが、パッケージはプリント基板あるいはアルミナセラミックでできており、チップとは熱膨張係数が異なる。そうすると温度が変化するとパッケージは伸びるのにチップはあまり伸びないということになって、バンプには横方向のせん断応力が掛る。そして、電源のオン、オフを繰り返すとこの引っ張りが繰り返されて金属疲労が起こる。初期のXBox360やNVIDIAのG84/86 GPUの不良は、このようなせん断応力でバンプ自体、あるいは、バンプとチップの接続部分が破断して断線したことにより発生したと考えられている。

プロセサチップが持つキャパシタについては、後の節で詳しく考察するが、0.5μF以上あるので150MHz以上の周波数帯では1/ωCは0.5mΩ以下となる。従って、パッケージのキャパシタンスでは1MHzから200MHz程度までの周波数領域をカバーする必要がある。1MHzで0.5mΩを実現するには300μFのキャパシタが必要である。Intelのいう2MHzを責任分解点とすれば、150μFで良い。

チップ型の積層セラミックコンデンサには10μF以上の大容量のものがあるが、これらは直列共振周波数が数MHz程度と低い。このため、容量は小さいが、直列共振周波数の高いチップコンデンサを組み合わせ、数種類のチップコンデンサで1MHzから数100MHzの範囲で目標とするインピーダンスを達成する。

また、キャパシタは、パッケージの上面(チップが接続されている方)のチップの隣に付けるよりもチップ直下の裏面に付ける方が距離が近く、インダクタンスを減らすことができる。図3.9の写真のようにプロセサチップの真下に当たる位置に、マザーボードのプリント基板側よりも小型のチップキャパシタが多数接続されているのが見える。

図3.9 Intel Coreプロセサのパッケージの裏面

ここではそれぞれの周波数領域での目標となる電源インピーダンスの実現を考えてきた。このような検討は、おおまかな目安を付けるのには有効であるが、電源供給系の低インピーダンスを実現する中心となるコンポーネントが切り替わるあたりの周波数では、詳細なモデルを作って解析を行わないと、目標とするインピーダンスが実現できるかどうかは確認できない。

また、電源供給系のインダクタンスとキャパシタは共振回路を構成してしまう。この共振回路のQが高い場合には、共振によって目標よりも大きな電源電圧変動がでてしまうことが起こり得る。キャパシタの直列抵抗であるESRは小さくないと低インピーダンスの電源供給系を実現できないが、あまりに小さいと共振回路のQが高くなってしまう。このため適当なESRのキャパシタの種類と個数を選択するとともに、本格的な設計では、電源供給系のR、L、Cの精度の高いモデルを作り、回路解析でその周波数応答や過渡応答を確認する必要がある。

1990年代前半の代表的な高性能、高クロックプロセサであるDEC Alphaでは、共振が問題になる場合に備えて、パッケージのインダクタンスに直列に入れてQを下げる抵抗をパッケージに搭載していたそうであるが、結果としては、この抵抗を使わなくとも問題は無かったと報告されている。