プロセサのインフラストラクチャ - LSIの内部配線

LSIの内部配線

プロセサチップの中でトランジスタは重要であることは間違いないが、配線もそれに劣らず重要である。LSIチップのメタル配線は、典型的には図2.1のようになっている。

ただし、この図のサンプルは配線のモニタ用に作られた部分であり、すべての層の配線が紙面奥行方向に延びているが、実際のプロセサでは第1層がX方向なら第2層はY方向、第3層はX方向というように交互に方向を変えるのが普通である。

左右の端の方に下から上にサイズが大きくなっていく湯呑が重なったようなパターンが見られるが、上のお茶がはいる四角い部分が各層の配線で、下の湯呑の高台の部分は層間を接続するビアである。具体的な寸法は、次の表2.1に示すが、下から順に1層～9層であり、1～3層は同一の厚みで、4層から上の層は、順に厚みを増している。なお、特別に分厚い第9層は図2.1の写真には含まれていない。

表2.1でピッチと書かれているのは、最も細い配線の幅と最小の間隔の合計である。そして、厚みは配線金属の厚みで、アスペクト比は厚みを配線幅で割った値である。第9層以外のメタル層では厚みとアスペクト比から算出した配線幅はピッチのほぼ半分となっている。

これらの配線金属は銅であるが、銅は周囲の絶縁物の中に拡散して浸み込んで行ってしまうので、チタン化合物などで銅を包み込んで拡散を防止する。ちょうど、チタン化合物が饅頭の皮で銅が餡子のような形であるが、皮の厚みは餡子の量に無関係に一定なので、細い配線では餡子の銅の比率が小さくなってしまう。しかし、ここでは、配線は皮の薄い金つばのような構造で断面は長方形で、皮は無視できる程度に薄く、全部が銅として配線抵抗を計算する。なお、銅の抵抗値は、温度依存性があるので60℃の値を用いている。

抵抗の欄の左側はmΩ/□(ミリオーム パー スクエアと読む)で幅と長さが同じ配線の抵抗値をミリオーム単位で表している。この値は配線層の厚みで決まるので、シート抵抗と呼ばれる。一方、右側の欄は、最小の幅の配線の1mmあたりの抵抗値を示している。なお、この表2.1の配線の寸法は2008年のIEDMでのIntelの発表論文で公表された数字であるが、抵抗は筆者が計算したものであり、Intelの公表した数字ではない。また、以降の計算で使用する配線容量の値も筆者の推定である。

メタル1～3の各層の配線は、幅が56nm、厚みが95nmしかないので、すべてが純銅としても1mmの配線の抵抗は3.69kΩという高い抵抗値となる。この抵抗値では、高速の信号の伝達はできず、これらの配線層はせいぜい数100μmの距離の信号の伝送に用いられる。

メタル8でも最小線幅の場合、抵抗は139Ω/mmである。1mmあたりの配線容量が0.2pFあるとすると、5mmの配線の抵抗は695Ω、配線容量は1pFとなる。RC線路の遅延時間はほぼRC/3であるので、230ps程度の伝送時間が掛かることになる。これを10mmにするとR、Cともに2倍になるので960psの伝送時間となり、フリップフロップなどその他の遅延時間も加わるので1GHzクロックでも信号の伝送が間に合わないということになってしまう。

そして、金属配線に過大な電流を流すと電子が金属に激しくぶつかり、配線に穴があくStress Migrationや、配線の外側に金属原子が押し出されるElectromigrationなどという現象が起こり、短い時間で配線が切れてしまうということが発生する。銅配線の場合は、許容される電流密度は1平方cmの断面積の配線に50万～100万アンペアというのが一般的なところである。しかし、それでも配線が細いのでメタル1～3の最小線幅の配線は50μA程度の電流しか流すことができない。また、メタル8の配線でも許容できる電流は0.7～1.4mAである。なお、最小線幅より幅の広い配線を用いれば、流せる電流が増え、抵抗も減るが、幅の広い配線は場所を取るし、その使用には制限がある場合が多いので、設計ルールを確認して使用する必要がある。

チップの大きさが300平方mmで電源電流が100Aとすると、チップ内の電力消費が均一である場合は1平方mmあたり333mAの電源電流となる。つまり、最小線幅のメタル8の一本の配線がカバーできる領域は60μm角程度、メタル1～3の一本の配線では10μm角程度の領域しかカバーできない。実際には電力消費は均等ではなく、電源電流の大きい領域ではこれよりもさらに小さい領域しかカバーできないことになる。

このようにLSI内部のメタル配線は非常に細いために、抵抗が大きく、流せる電流も非常に小さい。このため、LSI内の配線の設計は、常に、配線抵抗と配線容量、そして許容電流を考えて行う必要がある。