ゲート絶縁膜とPN接合のリーク電流

微細化で寸法を比例縮小してきた結果、現状では、ゲート絶縁膜の厚みは1nm強で、原子4～5個分の厚みでしかない。このように絶縁膜が薄くなると、トンネル効果で電子が絶縁膜を通り抜けてしまうようになる。こうなると、絶縁膜を通る漏れ電流で消費電力が増えるだけでなく、色々なCMOS回路が動作しなくなってしまう。

微細化すると、ゲート絶縁膜の厚みも比例縮小する必要があるのであるが、MOSトランジスタではその動作原理上、ゲート電極とシリコンの間の平行板キャパシタの容量値が問題で、絶縁膜に誘電率の高い材料を使用すれば、物理的には厚い絶縁膜でも薄いSiO2膜と同じ効果が得られる。一方、トンネル電流は主に物理的な絶縁膜の厚みが効き、膜の材質への依存性は厚みほどには大きくない。

ということで、伝統的に使われている酸化膜のSiO2は比誘電率(K)が4.0程度であるが、比誘電率が20程度のHigh-K絶縁膜の探索が行われた。比誘電率が高いだけの材料はいくらもあるのであるが、シリコンとの界面の相性やゲート電極との相性などで適当なものがなかなか見つからず、10年以上の苦闘の末、Hf(ハフニウム)系の絶縁物により、ここ3～4年でHigh-K/Metal Gate(HKMG)のCMOS LSIが作れるようになってきた。

このHigh-k絶縁膜は物理的には5nm程度の厚みがあり、トンネル効果で突き抜けるリーク電流を無視できる程度に減少させることができるようになっている。

また、ドレインの領域とシリコン基板の間のPN接合は、理想的には逆方向にバイアスしたときには電流が流れないのであるが、微細化に伴って電界が強くなりリーク電流が流れるようになってきており、プロセス設計を調節して通常の論理ゲートとしての使用の場合にはオフリークに比べて小さな値に抑え込んでいるという状況である。

ということで、ゲート絶縁膜のリーク電流や接合のリーク電流は、なんとか抑え込まれているという状況であるが、さらに微細化が進み電源電圧が下がらないと電界強度(電圧/距離)が上がって、これらのリーク電流が無視できなくなってくるので気が抜けない状況である。