CMOSスタティック回路の回路構成

図1.6 CMOS Staticインバータ

図1.6 はCMOS Staticインバータの回路図である。電源Vddと出力Xの間にPMOS(P型MOSFET)トランジスタ"p1"があり、出力Xとグランド(接地)Vss の間にNMOS(N型MOSFET)トランジスタ"n1"がある。これらのトランジスタは一般には対称的に作られているが、動作上は、Vdd、および、Vss側の端子がソースで、出力側の端子がドレインである。そしてPMOS、NMOSのゲート端子は共通に入力Aに接続されている。なお、この図のように、PMOSトランジスタはゲート電極に○をつけて区別する表記が一般的である。

これらのトランジスタはソースとゲート間の電位がゼロの場合にはドレイン電流が流れず、NMOSトランジスタではソースに対してゲートがVtn(NMOSのVt:1V電源の場合、0.2V程度)よりも正の電位になると電流が流れる。一方、PMOSトランジスタではソースに対してゲートの電位がVtp(PMOSのVt:ロジックトランジスタでは負の値であり、1V電源の場合、-0.2V程度)よりも負の電位になるとドレイン電流が流れる。

したがって、入力Aが0Vの場合は、トランジスタ"n1"のゲート-ソース間電位はゼロなので、"n1"はオフとなる。一方、トランジスタ"p1"は、ソースの電位は電源電圧Vdd(例えば1V)であり、ゲートは0Vであるので、ゲート-ソース間の電位は-1Vであり、"p1"はオンとなる。これにより、出力Xは"p1"を通して電源側に接続されるので、出力はVddとなる。逆に入力AがVddの場合は、"p1"のゲート-ソース間電位は0V、"n1"のゲート-ソース間電位は+1Vとなるので、"p1"はオフ、"n1"はオンとなる。そして、出力Xは"n1"を通してグランドに接続され出力電圧は0Vとなる。

このように入力が0Vの場合は"p1"はオンであるが、"n1"はオフ、入力がVddの場合は"n1"がオンであるが、"p1"はオフとなり、どちらの場合も電源とグランドの間を直接つなぐ電流の通路は存在しない。つまり、電源電流が流れず、電力を消費しないという理想的な回路構造になっている。

図1.7 CMOS Static　2入力NAND

そして、図1.7の2入力NAND回路はNMOSトランジスタ"n1"、"n2"を直列に接続し、PMOSトランジスタ"p1"、"p2"は並列に接続する。そして、"n1"と"p1"のゲート、"n2"と"p2"のゲートをそれぞれ共通に接続して入力A、Bとする。このように接続すると、入力A、BがともにHigh(電源電圧)の場合は"n1"、"n2"がオン(正確には、下側の"n2"がオンすることにより、"n2"のドレイン電圧がほぼ0Vとなり、"n1"のゲート-ソース間電位がほぼ電源電圧Vddとなるので、"n1"もオン)する。一方、"p1"、"p2"は両方ともオフとなるので、出力Xの電位はLow(0V)となる。

ゲート入力がLowとなったNMOSトランジスタはオフとなり、"n1"、"n2"は直列に接続されているので、A、Bいずれかの入力がLowの場合は出力Xとグランドの間は接続が切れる。一方、ゲートがLowのPMOSトランジスタはオンするので、出力Xは電源側に接続される。ということで、結果としてこの回路は2入力NAND回路として動作する。

この回路もPMOSトランジスタ側がオンの場合は、NMOSトランジスタ側は少なくとも1個はオフとなる。また、NMOS側のすべてのトランジスタがオンの場合はPMOS側のすべてのトランジスタがオフになり、電源とグランドの間には電流のパスは存在しない。

このようにNMOSとPMOSという相補型のトランジスタを使い、出力とグランド間がNMOSの直列接続であれば、出力と電源間はPMOSの並列接続という相補的(Complementary)な接続形態をとると、直流電流が流れない論理回路を作ることができる。このような回路をCMOS(Complementary MOS) Static回路という。

この相補的接続は、図1.8の右側に示すようにNMOS側を並列、PMOS側を直列とすればNOR回路が作れる。

図1.8 CMOS NANDとNORの一般形

また、次の図1.9のようにNMOS側を直列接続したものを複数並列接続し、PMOS側は並列接続したものを直列に接続すればAND-OR-Inverter、その逆に接続すればOR-AND-Inverterが作れる。

図1.9 CMOS AOIゲートとOAIゲートの一般形