ムーアの法則とデナードスケーリング

IntelのGordon Moore(ゴードン・ムーア)氏は、1965年にElectronics Magazine誌に論文を発表し、1つのダイ(半導体チップ)に集積されるトランジスタの数は年率2倍で増加しており、将来にわたってこの傾向を継続できない理由は無いと述べた。経験則であるが、これをムーアの法則と呼ぶ。ムーアは1975年には2年で2倍と増加率を修正したが、現在でも、これに近い増加率が継続している。

MOSトランジスタは、そのチャネル長、ゲート絶縁膜厚、ドレイン電圧を比例的にk倍に縮小すると、スイッチ時間はk倍、消費電力はk2倍となる。この比例縮小は、最初に論文を著したIBMのRobert Dennard(ロバート・デナード)氏にちなんでデナードスケーリングと呼ばれている。デナードスケーリングで、トランジスタの寸法を1/2にすると、2倍のスイッチ速度が1/4の消費電力で実現できるようになる。また、一定面積のチップに集積できるトランジスタ数も4倍に増加する(結果として、一定面積のチップの消費電力は一定)。このように微細化のメリットは非常に大きいので、業界各社は微細化のために巨額の研究開発費をつぎ込み、また、莫大な費用を掛けてより微細な加工ができる半導体製造工場を継続的に建設している。これがムーアの法則を継続させている原動力である。

次の図10.1と10.2に半導体関係ではトップレベルの学会であるISSCC(International Solid State Circuit Conference)で発表されたマイクロプロセサのトランジスタ数の推移とクロック周波数の推移を示す。

図10.1 ISSCCで発表されたマイクロプロセサのトランジスタ数

図10.2 ISSCCで発表されたマイクロプロセッサの動作クロック(周波数)

図10.1では、トランジスタ数は20年間に1万倍程度に増加しており、この期間の1/k2の増加が数百倍程度であるのに対して、大きな増加率を示している。これは、論理回路より素子密度が高いメモリのプロセサチップへの搭載量が増えてきていることと、素子分離技術の改良による密度向上やコンピュータを用いて配置配線設計を行うCAD(Computer Aided Design)技術による素子密度向上などの要素が貢献している。

また、図10.2のクロック周波数も20年で300倍程度に向上しており、1/kが20～30倍であるのに比べて高い伸びを示している。これはプロセサのクロック周波数を決めるパイプライン1段に含まれる論理ゲート段数を減少させるアルゴリズムの採用や論理設計技術の改善による貢献が大きい。さらに、微細化以外の歪み技術などによるトランジスタの性能向上や、低誘電率絶縁膜(low-k)による配線の寄生容量の低減などの半導体プロセスの改善による回路速度の向上も大きく貢献している。

なお、余談であるが、die(ダイ)の複数形はdice(ダイス)であり、ダイは賽の目に切った1つ小片の意味である。半導体チップはシリコンウェハ上に格子状に並べて作られ、これを賽の目に切って個々のチップとするので、ダイとも呼ばれる。