2024年はN3Eの立ち上げ年、TSMCが2024 Japan Technology Symposiumを開催

TSMCは6月28日、横浜で「TSMC 2024 Japan Technology Symposium」を開催した。これは今年4月からスタートした「TSMC 2024 Technology Symposium」の一環であり、Symposiumは北米とヨーロッパ、台湾、中国ときて最後が日本。他にAustin/Boston/Israel(Virtual Only)のTechnology Workshopが開催された。この日本での開催に合わせ、報道関係者向けの説明会も行われたので、その内容をご紹介したい。

まずは小野寺誠氏(Photo01)より日本におけるビジネスの現状が簡単に説明された。

Photo01:TSMCジャパン代表取締役社長の小野寺誠氏。日本でのSymposium開催はこれで23回目との事

1997年における日本の売上は1億5000万ドルほどだったのか、2010年には6億ドル以上、2023年には41億ドル以上と急速に売り上げ規模を拡大しており(Photo02)、昨年1年における日本向けのWafer生産枚数は148万9000枚とほぼ150万枚ちかく。

Photo02:この13年あまりで6倍以上の成長を遂げている格好だが、もう日本の半導体メーカーによるファウンドリサービスのビジネスが(特にロジックプロセスで)壊滅している事を考えれば、TSMCの売上が伸びるのも当然ではある

Photo03:ちなみに累積の日本向けウェハ生産枚数も2000万枚を超えたとの事

累積Tape outは2550(他にCAPが1989)と、ビジネスそのものも堅調であることが判る。現在は横浜と大阪にオフィス及びDesign Centerを置き、筑波に3DIC R＆D Center、そして熊本にJASMという4拠点体制を取っており(Photo04)、採用なども順調という話であった。

Photo04:筑波のR＆Dセンターは、台湾を除くと世界で唯一、クリーンルームを持つR＆D拠点との事

2024年以降のTSMCの微細化ロードマップ

さてここからは説明がKevin Zhang博士により本国の説明が行われた。基本的には4月の北米向けの2024 Technology Symposiumの内容そのままであるが、まず今後のビジネスへ続けるべく、引き続き研究開発に力を入れている(Photo06)。

Photo05:本社SVP,Business Development&Global Sales兼共同副COOのKevin Zhang博士

Photo06:60億ドル近いR＆D費用も凄いが、製造装置の方はさらに投資が凄まじい訳で、これはまぁ当然というべきか

その結果がこちらのロードマップである(Photo07)。

Photo07:この中には自動車向けは殆ど入っていない(自動車向けプロセスの詳細も公開されたが、こちらは資料が無しとなっておりご紹介できない)

今年はN3E及び自動車向けの初の5nm世代であるN5A、それとN4Pが立ち上がるが、2025年には初のNanosheetを使ったGAA構造のN2、それとN3P/N3Xの派生型が用意される。またメインストリーム向けにN4の廉価版であるN4C(Compact)の生産も開始される予定だ。2026年は2025年からのUpdateという感じで、N2P/N2X、それとN3A(Automotive)が量産開始となる。興味深いのは、Mainstream向けも2026年にはN3Pが提供されることだ。この頃までには価格がもっとこなれる、という見通しなのだろうか。そして2026年末～2027年初頭位のタイミングで、第2世代のGAAであるA16が投入される格好だ。

まずN2についてだが、こちらはN3のFinFlexと同じようにユーザーが特性に応じて構成を変更できるNanoFlexと呼ばれる技術が提供されることが今回明らかにされた(Photo08)。

Photo08:Short CellとTall Cellという辺りは、NanoSheetの枚数を変えたオプションに見えるのだが、グラフ横軸の“Area”の意味が今一つ判らない。実はNanoSheetのサイズそのものも複数あるのだろうか？

ちなみにこれ、NanoSheetの枚数を(FinFlex同様に)ユーザーが選択できるオプションか？　を確認したのだが、明確な回答は無かった。ただグラフを見る限り、性能を取るか省電力性を取るかを、FinFlex同様ユーザーが選択できる構成になっている様に見える。

そして第3(N2Pを第2と数えた場合である)世代のGAAであるA15であるが、N2Pと比較しても性能が改善されるうえに、SPR(Super Power Rail)と呼ばれる電力供給方法がサポートされる事が明らかになった(Photo09)。

Photo09:SPR無しのA16が存在し得るのかどうかは現在の所不明

SPRは要するにBS PDN(Back-Side Power Delivery Network)の事でウェハの裏面から電力とClockの供給を行う方法である(Photo10)が、IntelやSamsungの発表したBS PDNと比較すると

PDN側の配線層数が少ない
Clock DistributionがBack SideとFront Sideの両側にある(Back SideはGlobal Clock に留め)、Front Side側でClock Distributionを行う

の違いが目立つ。Clockに関しては、これによりBS側にあまり細かい(M2～M3レベルの)配線層を構築する必要が無くなって、製造が容易になりそうではあるのだが、配線層の数がここまで少なくて大丈夫なのか？　というのはちょっと気になるところである。

Photo10:この辺も細かい話は来年あたり出てきそうではある

次がPackagingの話。ぼちぼちSi PhotonicsもCo-Packageの中に入ってきた感があるが(Photo11)、そのOpticsに本格的に取り組む(Photo12)というのが最初のメッセージ。

Photo11:これは実際のチップのものではなく、TSMCの技術を全部使うとこんなこともできますというサンプル。RDLはIPD(Integrated Passive Device)どころかActive DeviceとかIVRまで入ってるあたり、CoWoS-Lの範疇を超えている様にも思えなくはない

Photo12:COUPEの目的は、PHYとMACを極めて近い距離で積層する事で、この間の通信に要する消費電力を大幅に削減できることと、物理的にパッケージサイズを小型化できることである。そしてSwitchやXPUにCOUPEベースのOptical Transceiverを集積する事で、TransceiverとSwitch/XPU間のLatencyが消費電力も大幅に削減できる、とする

これは2022年のHotChipsのTutorialセッションで同社が公開した「COUPE(COmpact Universal Photonic Engine)」を前面に押し出した格好だ。COUPEは、EIC(Electrical IC:要するにMAC層から上)とOIC(Optical IC:PHY層)をSoICをベースにした3D積層(SoIC-X)で構成する事で、パッケージ上に無理なくOpticsを実装できる、という話である。Silicon Opticsとはちょっと話が違うが、現時点で無理なくOptical Interconnectをパッケージに統合する現実的な手法である。まず最初は2025年に、とりあえずPluggable Module(OSFPという表記を文字通り解釈すれば400G Ethernet狙いという事になるが、実際にはOSFP-DDとかOSFP-XDあたりもターゲットで、800G/1.6T Ethernet向けになりそうに思える)にまず実装を予定しているが、2026年にはSwitch向け、その後(2027～2028年)にはAIプロセッサ向けにも実装を想定しているという話であった。

これを支えるInterposerの方も、すでに現状のCoWoSではReticle Limitの3.3倍までの面積が実装できるが、2026年には5.5倍、2027年には8倍以上まで広げられる、としている。また同社はWaferレベルのIntegrationをすでにCelebrasとTesla向けに提供しているが、これを一般化したTSMC-SoW(System on Wafer)を2027年に提供開始する事も明らかにしている。そのSoWの最初の実例がTeslaのDojoであるわけだが、DojoそのものはCompute Tile同士をInFOを使って接続しただけであり、異なる機能を持つTile同士をWaferレベルで接続、というのは2027年までお預けになるようだ。