CEVAは3月4日(米国時間)、5Gのエンドポイントや無線アクセス・ネットワーク(RAN)、エンタープライズ・アクセス・ポイントのほか、マルチギガビットかつ低遅延のアプリケーションに求められる複雑な並列処理に対応可能な同社のDSPアーキテクチャの最新世代となる「第4世代CEVA-XC」を発表した。

第4世代CEVA-XCは、スカラ処理とベクトル処理を高性能アーキテクチャに一体化し、さらに8-way VLIWを2並列化することで、最高14,000ビットのデータレベル並列性を実現。プロセッサを動的に再構成して大並列のSIMDマシンとするか、並列動作するSIMDプロセッサに分割するといったことも可能だという。

また、深いパイプラインを採用し、論理合成可能かつマルチスレッド対応のアーキテクチャにより、7nmプロセス・ノードで動作周波数1.8GHzを実現することが可能とした。さらに、2048ビットのメモリ帯域を使用する新型メモリ・サブシステムを搭載し、一貫性を維持する密結合メモリを使った効率的な並列プログラミングをも実現するとしている。

同社では、同アーキテクチャを採用した初のプロセッサとして、O-RAN(オープンRAN)、BBU(ベースバンドユニット)アグリゲーションといった5GのRANアーキテクチャや、Wi-Fi/5Gエンタープライズ・アクセス・ポイントなどの早期投入、ならびに基地局運用に伴う信号処理やAI処理にも対応可能なマルチコアDSP「CEVA-XC16」を用意。最大1,600GOPSという並列処理性能を提供しており、これらを2つの並列マシン用に再構成することもできるという。

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    「CEVA-XC16」のブロック図

さらに、各スレッドの同時処理に当たっては、キャッシュ・コヒーレンシを維持しながらL1データメモリを共有できるため、CPUの追加なしにPHY制御処理のレイテンシ改善とパフォーマンス向上を図ることが可能だとしている。

同社では、密集エリアで膨大な数のユーザーが接続する場合のシングルコア/シングルスレッドのアーキテクチャと比較して、1mm2あたり性能が50%向上するほか、5G基地局向けカスタムシリコンなど、多数のコアからなる大規模クラスタにおけるダイエリアは35%削減できるようになるとしている。

なお、CEVA-XC16は、2020年第2四半期に一般ライセンス供給が開始される予定だという。