Synopsysは11月14日(米国時間)、7nmプロセスを採用したSoCのテスト/リペア/故障診断/歩留まり解析の品質向上に向け、FinFET特有の欠陥に対する解析を実行できるテスト/歩留まり解析ソリューションを発表した。

同ソリューションでは、例えばロジック回路に関しては、抵抗値のスイープ情報をベースにしたモデリングなどの新しいモデリング・テクニックを採用することで、セル内部のスラックベース・テストの機能が向上し、微細プロセスで多発するセル内のパーシャル・ブリッジのような欠陥を特定することが可能となったという。また、組み込みメモリのテスト/リペアに関しては、主要ファウンドリとの協業で得た知見を元に開発した独自アルゴリズムを「DesignWare STAR Memory System」に搭載。これにより、抵抗値の高いフィン・ショート、フィン・オープン、ゲート-フィン間ショートといった欠陥の特定および修正が可能となったとする。

さらに、セル内部の情報をデータベースを介して「TetraMAX II ATPG」と「Yield Explorer」の間で共有できようになっているため、セル内の特定エリアに潜む欠陥を抽出することが可能となり、テストと故障診断の組み合せた手法により、7nmにおける欠陥特定能力が向上し、量産工程での欠陥解析と歩留まり向上を実現できるようになるとしている。

なお同社では、7nmプロセスで製造されるロジック/メモリ/ミクスドシグナル回路などの先端テストならびに故障診断手法の確立に向け、半導体企業各社と協業を行ってきており、これらの協業を得たノウハウを活用することで、カスタマは、開発期間を削減しつつ製品品質と歩留まりを向上させることが可能になるとコメントしている。