300mmウエハの超薄化においてDRAMの限界厚さは4µm前後 - 東工大など

東京工業大学(東工大)は12月9日、直径300mmのシリコンウエハを2µm級に超薄化することに成功し、この厚さにおいてはDRAMの特性が劣化する現象を初めて明らかにしたと発表した。

同成果は、同大学 異種機能集積研究センター 大場隆之 教授と、同大学を中心とした設計・プロセス・装置・材料半導体関連の複数企業および研究機関からなる研究グループ「WOWアライアンス」によるもので、12月6日～9日に米国ワシントンDCにて開催されている国際電子デバイス会議「IEDM 2015」で発表された。

同研究グループは、ウエハを薄化してから積層し、TSVで直接上下チップを接続配線するバンプレスTSV配線を開発している。同方法を用いることでバンプが不要になり、薄化プロセスの限界までウエハを薄くすることができるため、これまでにFRAM、MPU、DRAMに対して、10µm以下の薄化に成功していた。今回、ウエハを薄くできる極限を知るために、先端2ギガビットDRAMが形成された300mmウエハを厚さ775µmから約0.3%の2µmまで薄化した。

このような薄化を行うことにより、ようやくデバイス特性の劣化が観察され、DRAMの限界厚さが4µm前後にあることを明らかにした。4µmレベルの厚さであれば、薄化前と薄化した後のリフレッシュ時間の累積故障率が変わらないことを確認、薄化による新たな原子欠陥が生じないことを実証している。なお4µmは、DRAMのデバイス層よりも薄く、可視光も透過する厚さだ。

同薄化技術を利用すると、デバイス層を含めても10µm以下となり、この厚さがTSVの長さとなるため、従来のバンプを利用したTSVに比べ約1/10に短縮される。この際、配線性能の指標となる配線抵抗と電気容量の積は1/100に減少。このため4ギガビット、8ギガビット、16ギガビットといったメモリー容量の拡大に合わせて、WOWプロセスを使って4層、8層、16層積層しても、薄化したチップであれば電気的な課題が解消される。薄化チップを64層積層しても全体の厚さは800µm以下に収まり、仮に16ギガビットメモリーを積層すれば、小型ながら1テラビットの大規模メモリーを実現することができる。

ウエハ厚さ4µmでこのようなTSVを利用すれば低周波数でも高帯域が可能となり、ギガビット転送速度当たりのエネルギー効率が向上する。このためビッグデータ向けのサーバーやスマートフォンをはじめ小型携帯端末の消費電力の大幅な削減が期待できるという。