Cadence Design Systemsは3月11日(現地時間)、GLOBALFOUNDRIES(GF)が、65～14nm FinFETプロセスを使用したカスタムアナログ、デジタル、ミクスドシグナル設計のフィジカルサインオフ向けに、「Cadence Physical Verification System(PVS)」を認定したと発表した。

この認定は、Cadenceの「Virtuoso Integrated Physical Verification System」、「Encounter Digital Implementation(EDI) System」、およびフルチップサインオフで用いられるフィジカル検証向けCadenceの「PVS」ルールデックが含まれている。認定済みの「PVS」ルールデックは、Cadenceのアナログおよびデジタルフローにおけるin-designのフィジカル検証をフルに活用し、フルチップでのフィジカルサインオフを完了させるユーザーにとって必要不可欠なものであるという。「PVS」ルールデックはGFのWebサイトから取得できる。

CadenceとGFのユーザーは、Cadenceの設計プラットフォーム「Virtuoso Custom IC」と「EDI System」とのシームレスな統合を通じて、in-designサインオフ、およびフルチップサインオフ向けに「PVS」を標準化することが可能になった。また、in-design「PVS」により、「Virtuoso」あるいは「Encounter」プラットフォームにおいて、瞬時にエラーを検出し、修正ガイドラインを生成、修正をインクリメンタルに検証できる他、新たなエラーを防ぐことも可能となる。

さらに、「Virtuoso Integrated Physical Verification System」は、サインオフ「PVS」テクノロジを「Virtuoso Layout Suite」に統合しており、"リアルタイム"モードを用いて描画すると、対話的にデザインを検証する。そして、「EDI System」におけるタイミングを考慮した「PVS」のインクリメンタルなメタルフィル挿入により、従来のフローと比較してサインオフECO(Engineering Change Order)のTATを短縮する。認定された「PVS」のフィジカルサインオフは、精度を犠牲にすることなく、複雑なルールに合致して要求されるチップ性能を満たした設計を保証するとしている。