Xilinxは10月23日(米国時間)、UltraFast設計手法のサポートに加え、プラグアンドプレイIPのコンフィグレーション、インテグレーション、検証機能を向上させた階層化デザインフロー、パーシャルリコンフィギュレーションを新たに導入したFPGA開発ツール「Vivado Design Suite 2013.3」を発表した。

Vivado Design Suiteは、XilinxのAll Programmableデバイスに最適化されており、高いパフォーマンスと生産性を実現することが可能。最新版となるVivado Design Suite 2013.3は、デザインサイクルを加速させ、さらに予測可能にするため、UltraFast設計手法の重要なポイントを自動化する機能を備えているのに加え、DRC(デザインルールチェック)の提供により、デザインサイクルの最初から最後までエンジニアをガイドする。さらに、HDLおよび制約の各種テンプレートの提供により設計品質を最大限高めることができる。

XilinxのプラグアンドプレイIP構想は、IP-XACTや、IEEE 1735暗号化、ABMA AXI4インターコネクトプロトコルといった業界標準を活用することによって、IPのインテグレーションを加速させている。Vivado Design Suiteは、IP Integrator機能によって、プラグアンドプレイIPインテグレーションデザイン環境を提供し、RTLデザインの生産性の限界を超えることに成功している。

また、Vivado Design Suite 2013.3では、IPインテグレーション機能を改善することで使い勝手を向上させたほか、230のLogiCORE/SmartCORE IPコアを提供している。さらに、デザインとXilinxのIPの同時最適化をシステム全体にわたって行うこともできるようになった。例えば、Ethernet MACやPCIeといったコネクティビティIPを利用すれば、デザイン全体を通じてクロッキングリソースをデザイナ間で共有することができる。加えて、IPのアップグレードにより、IP内のトランシーバデバッグポートへのトップレベルアクセスが容易になったほか、Vivadoロジックアナライザの新機能によって、ランタイムにおいてデザイナが自分のAXIシステムに完全なリード/ライトアクセスを行えるようになった。先進的なトリガー機能を用いてハードウェアデバッグを行い、複雑なイベントを検出/把握することも可能になっている。

今回のリリースでは、新たに導入された階層化フローとパーシャルリコンフィギュレーションによって複雑なシステムのインテグレーション、検証、インプリメンテーションをさらに加速できるようになったほか、IPコンフィグレーション機能もアップグレードされ、リビジョン管理が容易になりパッケージングも向上したほか、CadenceのIncisive EnterpriseシミュレータおよびSynopsysのVCSシミュレータを用いた検証フローも追加されている。

新たに追加された「トップダウンモジュールリユース」フローは、各開発チームメンバーが完全に実装/検証されたサブシステムをデザインの他の部分とは別に開発/提供し、それらをトップレベルにおいて組み立てることを可能にする。これにより、インテグレーション作業中や、システムの他の部分のデザインが変更された場合でも、タイミング収束や検証サイクルを新たに追加する必要がなくなる。また、「ボトムアップモジュールリユース」フローも新たに利用できるようになった。これにより、トップレベルのコンテクストから離れてIPの配置やルーティングができるため、保存した成果を複数のデザインで使い回すことが可能となり、デザインの再利用が容易になる。

なお、Vivado Design Suite 2013.3は同社Webサイトよりすでにダウンロード可能となっている。