Taiwan Semiconductor Manufacturing(TSMC)は、同社のテクノロジー・ポートフォリオに基づき、半導体設計コミュニティおよびエコシステム・パートナーのためのイノベーションの促進を目指す「Open Innovation Platform(OIP)」の一部として、16nm FinFET(16FinFET)SoC設計および3Dチップ積層型パッケージ(3D-IC)を可能とする3つのシリコン実証済みリファレンス・フローを開発したと発表した。

同フローの1つ目は、「16FinFET デジタル・リファレンス・フロー」で、包括的な技術サポートとしてポスト・プレーナ設計の課題である抽出、量子化ピッチ配置、低Vdd動作、エレクトロマイグレーション、パワー・マネージメントなどの対応が図られている。

具体的には、ARM Cortex-A15マルチコア・プロセッサ搭載チップを用いて検証が行われており、これにより複雑な3D抵抗および容量(RC)モデリングやデバイス幅の量子化など、FinFET構造に固有の課題に対応する技術を活用することで設計者支援が可能となることが示された。また、同フローでは、低電圧動作解析、インターコネクト抵抗を最小化することによる高抵抗レイヤ・ルーティングの最適化、パスベース解析とグラフベース解析の連携によるAPR(Automatic Place and Route:自動配置配線)でのタイミング・クロージャの改善が図られており、16nmにおけるパワー、パフォーマンスおよびエリア(PPA)を向上させる手法も提供されるという。

2つ目は「16FinFET カスタム・デザイン・リファレンス・フロー」で、アナログ、ミクスド・シグナル、カスタム・デジタル、メモリを含む、フルカスタムのトランジスタ・レベル設計および検証を可能にするものとなっている。

具体的には、16FinFETプロセスに起因する複雑度に対応し、16nmの生産および信頼性へ適合させるための設計手法を提供するもので、これによりカスタム設計が可能になるという。

そして3つ目は「3D-ICリファレンス・フロー」で、真の垂直3Dインテグレーションのための課題に対応するものとなっている。

具体的には、複数のコンポーネントを1つのデバイスにインテグレーションすることで、シリコン・スケーリングおよび電力と性能の向上を実現しようというもので、同フローを用いることで、3D積層によるインテグレーションに関する課題に対応することが可能となるという。そうした課題対応技術としては、例えばThrough-Transistor-Stacking(TTS)技術、シリコン貫通電極(TSV)/マイクロバンプおよびバックサイド・メタル配線、TSV-TSVカプリング抽出などが挙げられるという。

なお、TSMCではこれらのリファレンス・フローは、設計者にただちにTSMCの16FinFETテクノロジーへのアクセスを可能にし、3D-IC TTS技術への道を開くものと説明している。