STMicroelectronicsとARM、Cadence Design Systemsは、Accellera Systems InitiativeのSystemC Language Working Groupに対する協業を通じて、トランザクションレベルでのESL(Electronic System Level)設計向けにモデルおよびツールの相互運用性を改善したと発表した。

今回の協業には、各社のモデルをシームレスに統合する新しい割り込みモデリング用インタフェース、レジスタ値のシームレスな表示および更新を行うためのツールの相互運用性を実現するレジスタ観測用API(アプリケーションプログラミングインタフェース)、およびハード/ソフトウェアマルチコアシステム用仮想プラットフォームのデバッグ時の生産性を向上させるメモリマップモデリングへの新たなアプローチが含まれる。また、完成されたAPIと実装方法がApache 2.0オープンソースライセンスのもとにリリースされ、いずれも資料および実例とともにオンラインで入手できる。

協業の第1の提案では、SystemC TLM(トランザクションレベルモデリング)モデル間の相互運用性の改善要求に対応し、トランザクションレベルでの割り込みおよび配線をモデル化する標準インタフェースを発表した。これにより、標準化されメモリマップされた接続で、異なった企業からのモデルをシームレスに統合できるようになり、サードパーティTLMモデル市場のさらなる成長を促進する。

第2の提案では、レジスタの観測をサポートするためにモデルおよびツール間の標準インタフェースを定義し、ツールによるレジスタ値のシームレスな表示および更新を可能にする。同インタフェースは、異なるユーザ定義レジスタクラスが混在する中で機能し、様々なモデルプロバイダによる異種のモデルを統合するプラットフォームをサポートする。同機能は、プリシリコン仮想プロトタイプ上での組み込みソフトウェアの統合およびデバッグを実現する上で、重要な役割を果たす。

第3の提案では、システムメモリマップをイニシエータから見た状態で再構築するアプローチを導入し、メモリマップの理解が重要になる、複合仮想プラットフォーム上でのESLツールによるハード/ソフトウェアデバッグを可能にする。この提案では、メモリマップがモデル間の相互接続に依存することで各々のシステムイニシエータが固有のビューを持つという課題に対処する。

今回の協業により、3社は、SystemCモデルの仮想プロトタイプへの統合が飛躍的に改善され、モデルの迅速かつ効果的な展開が実現されることを期待している。さらに、モデルおよびツール間の標準インタフェースにより、適切なツールを使用しながらハード/ソフトウェアの統合およびデバッグ能力が広がっていくとコメントしている。Accellera Systems Initiativeにおいて、3社はこれらの提案を改良し、完全な標準化を実現するため、その他の企業とも協力していく方針。