1.はじめに

ほとんどのプログラマブルアレイは、コンフィグレーションデータの保存エレメントとして揮発性メモリ(SRAM)を使いますが、近年、SRAMの不揮発性メモリ(NVM)への置換が試みられています。

NVMを使ったFPGAはチップ集積度、IPの使用、テスト時間を改善する強化されたアーキテクチャと多くの特長を持つ組み込みIPアプリケーション向けに理想的です。Robert Lippらは、浅いトレンチ分離(STI)プロセスを使った高電圧トリプルウェルEEPROMセンス方式を提案しました(1)。この方式を使ったスイッチングデバイスで妥当な書き込み時間を得るには、±16Vを超える電圧が必要であったことから、Kyung JoonHanらは、高電圧トリプルウェルプロセスを深いトレンチ分離プロセスに置き換える事で、この方式を改良しました(2)。しかし、深いトレンチのNVMデバイスの動作は、ゲート-チャンネル間で±10Vの電圧スプリットを必要とするFNトンネル効果を利用します。このスプリット電圧動作にはトリプルウェルプロセスが必要です。

今回の研究では、2つのスプリットゲートフラッシュメモリセルを使ってコンフィグレーションエレメントを形成する斬新な試験構造を初めて提案しました。SSTのスプリットゲートフラッシュメモリセルは、組み込みアプリケーション向けの優れたNVMソリューションとしてよく知られており(3-5)、ファウンドリの標準的ロジックプロセスとの互換性、厚いトンネル酸化膜による低消費電力かつ高信頼性のpoly-to-poly消去、非常に効率的なSSCHE(ソース側チャンネルホットエレクトロン)注入書き込み、低電圧読み出し動作、高い書き込み耐性といった特長を備えます。

結果としてSCE技術は、標準的なCMOSプロセスに順応し、コンフィグレーションデータを保存すると共にロジックアレイ(SLA)スイッチングエレメントを直接コンフィグレーションするスプリットゲートメモリを使用したSSTのスプリットゲートフラッシュメモリ技術を採用する事でトリプルウェルプロセス、センシング、SRAM回路を不要とします。加えて、SCE技術はスプリットゲートフラッシュメモリが持つ上記の技術的長所を継承します。

2. 試験構造

図1に、SSTの第3世代スプリットゲートフラッシュメモリセルの断面を示します。また、メモリセルの動作条件を表1に示します。

図1:SSTの第3世代スプリットメモリセルの断面

ビットライン ソースライン ワードライン カップリングゲート 消去ゲート
消去 0V 0V 0V 0V 11V
書き込み 1μA 4.5V 1V 10V 4.5V
読み出し 0.8V 0V Vcc Vcc/0V 0V
表1:SUPERFLASHセルの消去、書き込み、読み出し動作条件

メモリセルエレメントは、チャネルからフローティングゲート(FG)に電子が効率的に注入された時に書き込まれます。これは、表1に示すように約1～2μAという微小な電流でビットライン(BL)をバイアスする一方、中電圧をソースライン(SL)と消去ゲート(EG)に印加し、高電圧をカップリングゲート(CG)に印加して横および縦の電場を生成する事により実現します。

横方向の電界はワードライン(WL)とFG間のギャップ近傍でエネルギー電子を生成し、縦方向の電界はFGへの電子の注入を促進します。メモリセルエレメントを消去するには、高電圧(11V)を消去ゲート(EG)に印加して電子をFGからディスチャージする事でその電位を上げ、結果としてFGチャンネルをターンオンします。セルのステートはBL上の微小なバイアス電流、WL上のVcc、CG上の電圧(Vccか0Vか)によって検出できます。

図2にSCEの回路図とレイアウトを示します。この図には、BLを共有する一対のスプリットゲートフラッシュメモリセル(CELL1とCELL2)を示しています。2つのNMOSトランジスタ(T1とT2)は、BLを2つのノードのどちらかに接続します。すなわち、フラッシュモードではBLをフラッシュBL(FBL)に接続し、SLAモードではBLをデータ出力(DOUT)に接続します。フラッシュモード(FM)は、セルでフラッシュ動作を実行するために使います。SLAモード(PAM)では、T1をターンオフしてT2経由でBLをスイッチングエレメント(SE)に接続する事により、両方のセルを読み出し用にバイアスします。フラッシュモード動作では、SLAモード中にSEがOFFになるかONになるかに応じて、CELL1とCELL2は相補的ステートとなるよう構成されます。CELL1に書き込んでOFF状態にし、CELL2を消去してON状態にすると、GNDまたはSLGND(SLGND)がSEへ伝送されます。これとは逆にセルを構成すると、VDDがSEへ伝送されます。表IIに、各種のSCE動作モードと各モードのバイアス条件を示します。

図2a スプリットゲートフラッシュコンフィグレーションエレメント(SCE)とプログラマブルアレイスイッチの回路図

図2b SCEとプログラマブルアレイスイッチのレイアウト

表2 SCEの動作モード(VCGP/E/R=書き込み/消去/読み出し動作中のCG電圧)

3. 結果と考察

以下に、SCEのフラッシュメモリセルモードとSLAモードにおける特性評価の結果を示します。

図3に、T2をターンオフしたフラッシュセル動作モードを示します。各メモリセルノードには別々にアクセスできるため、トップメモリセルとボトムメモリセル(CELL1とCELL2)は別々に書き込みまたは消去できます。例えば、トップセルの消去ゲート(EG1)に11Vを印加し、他方のノードを0Vに保持する事で、トップセルを消去できます。同様に、ボトム消去ゲート(EG2)を11Vでバイアスすれば、ボトムセルを消去できます。前章に記載したスプリットゲートフラッシュメモリセルの消去、書き込み、読み出し動作条件はSCEの特性評価に適用できます。

図3 SCEフラッシュセル動作モード

図4と図5に示すように、フラッシュモードで計測したセル電流は、消去セルでは27μA前後、書き込みセルでは10pA未満です。消去セル電流のトップセルとボトムセル間の差違は、主にWLPolyのプロセスミスアラインメントに起因すると考えられます。高温条件では書き込みセルのリークが増加しますが、幸いこれは読み出し時にCGのバイアス電圧をVccから0Vへ変更する事により抑制できます。さらに、SCEの書き込み耐性もこの動作モードを使って評価できます。

図4 BL電圧に対する消去フラッシュセル電流

図5 BL電圧に対する書き込みフラッシュセル電流

図6に、T1をターンオフしたSLAモード中のSCE回路図を示します。SLA動作では、VDD(SLVDD)またはGND(SLGND)のどちらかをDOUTに伝送します。デバイスの特性は次の手順で評価しました:(1)すべてのセルを同時に書き込む、(2)トップまたはボトムどちらか一方のセル列を消去し、他方のセル列を書き込んだ状態のままにする、(3)DOUTとリークを計測する。

図6 SCEのSLA動作モード

図7に、VDD信号に対するDOUTの関係を示します。DOUTの劣化は無視できるレベルです。これはフラッシュセルが完全に消去され、データを損失なく伝送できる事を意味します。セルが書き込まれると微小な(<10pA)電流が見込まれます。このリークは大容量のセルアレイが高温条件で動作すると無視できなくなる可能性があります。例えば10Kbitのアレイは125℃においてトータル100μAのスタンバイリーク電流を生じる可能性があり、低消費電力が要求されるアプリケーションには適さないかもしれません。幸い、このリーク電流は書き込み時間を長くし、読み出し時のCG電圧(Vcg)を下げる事により低減できます。

図7 VDDとSCE出力の関係

図8に、Vcgをパラメータとして書き込み時間とリーク電流の関係を示します。書き込み時間の延長とVcgの低減によってリーク電流は大きく減少します。

図8 書き込み時間およびVcgとSCEリークの関係

4. まとめ

SSTの第3世代スプリットゲートフラッシュメモリセルのペアを採用した非常に斬新な試験構造を使ってフラッシュベースコンフィグレーションエレメントの特性を評価しました。メモリセルと同様に動作するSCEフラッシュモードでは、許容可能な消去および書き込みセル電流を達成しました。SLAコンフィグレーションでは、メモリエレメントを介してVDD信号を出力DOUTまで劣化させる事なく完全に伝送できます。書き込み時間を長くし、読み出し時のVcgを下げる事でリークレベルを低減する事も可能です。

5. 謝辞

管理面でのご支援とご鞭撻を頂いたMarkReiten氏と、貴重な助言を頂いたRandyYach、AlexKotov両君に感謝の意を表します。

著者プロフィール

Henry Om’mani,Mandana Tadayoni,Nitya Thota,Ian Yue,Nhan Do
Silicon Storage Technology
A Subsidiary of Microchip Technology
450 Holger Way
San Jose, California 95134, USA

参考文献

(1) R.Lipp,R.Freeman,T.Saxe,
IEEE2000CustomIntegratedCircuitsConference,2000.
(2) K.J.Han,N.Chan,S.Kim,B.Leung,VHecht,B.Cronquist,
IEEENon-VolatileSemicoductorMemoryWorkshop,2007,pp.32-33.
(3) S.Kianian,A.Levi,D.Lee,andY.-W.Hu,"Anovel3Voltsonly,
smallsectorerase,highdensityflashEEPROM,"
inVLSISymp.Tech.Dig.,1994,v.6A,pp.71-72.
(4) S.N.Keeney,M.Gill,andD.Sweetman,
"NORFlashStackedandSplit-GateTechnology,"inNonvolatileMemoryTechnologieswithEmphasisonFlash.
AComprehensiveGuidetoUnderstandandUsingNVMDevices,
ed.J.E.BrewerandM.Gill,JohnWiley&Sons,2008.pp.179-222.
(5) KaiManIanYue,BomyChen,GeengChuanMichaelChern,Tsung-LuSyu,
"StorageElementforControllingaLogicCircuit,
andaLogicDeviceHavinganArrayofSuchStorageElements,"
USPatent7,701,248.