東京工業大学(東工大)は、CMOS/スピントロニクス融合技術を応用した擬似スピンMOSFETを用いて構成できる不揮発性SRAM(NV-SRAM)および不揮発性フリップフロップ(NV-FF)を開発したと発表した。

同成果は、同大 菅原聡准教授、周藤悠介特任助教、山本修一郎助教らによるもの。神奈川科学技術アカデミーと共同で行われた。詳細は、2012年12月10日～12日に米国サンフランシスコ市で開催されている国際会議「2012 International Electron Devices Meeting(IEDM 2012)」にて発表された。

最近のPCやサーバのマイクロプロセッサ、スマートフォンなどの携帯機器のSoCなどのCMOSロジックシステムではトランジスタの微細化と高密度集積化に伴い、リーク電流により待機時に消費するスタンバイ電力が増大しており、その削減がCMOSロジックにおける重要課題の1つになっている。

パワーゲーティング(PG)技術は、ロジック回路をパワードメインと呼ばれるブロックに分割して、パワードメインごとにシャットダウン(電源遮断)を行うことで、スタンバイ電力を削減する方法で、現在ではマイクロプロセッサやSoCなどのCMOSロジックシステムにおける必須のスタンバイ電力削減のアーキテクチャの1つになっている。PGにおける省電力効果は、PGの空間的な粒度(パワードメインの大きさ)とPGを行う時間的な粒度(PGをかける時間的頻度)が重要になるが、ロジックシステム内にあるフリップフロップやSRAMと呼ばれる記憶回路が揮発性(シャットダウンによって記憶している情報を失う性質)であることが、PGの空間的・時間的粒度(すなわち省エネ効果)に制約を与えている。

研究グループは、これまでにロジックシステム内のSRAMおよびフリップフロップ(FF)からなる記憶回路を、CMOS/スピントロニクス融合技術を用いて実現できる擬似スピンMOSFETによって、回路性能を劣化させることなく不揮発化し、PGに関する問題を解消して、最適な空間的・時間的粒度の(すなわちエネルギー削減効率の高い)PGを実現する不揮発性パワーゲーティング(NVPG)を提案してきた。

同研究グループの提案している擬似スピンMOSFETを用いた不揮発性SRAM(NV-SRAM)および不揮発性FF(NV-FF)の最大の特徴は、SRAMやFFの通常動作と不揮発記憶の機能分離ができることにある。この機能分離によって、回路・システムの性能を劣化させることなく、NVPGを行うことができる。

今回の研究ではまず、擬似スピンMOSFETを用いて構成したNV-SRAMの動作における優位性と有用性を、高精度回路シミュレーションにて実証した。これまでにいくつかの研究機関から発表されている強磁性トンネル接合(MTJ)を用いた各種NV-SRAMとのスタティックノイズマージン(SNM:誤動作することなく安定に動作できるかを表す指標)の比較を行ったところ(ここではワーストケースとなるSRAMの読み出し時のSNMを比較)、他の研究機関から提案されたNV-SRAMではセルに接続されたMTJがSNMに悪影響を与え、十分なSNMが確保できないことが明らかとなった。

一方、研究グループの提案した擬似スピンMOSFETを用いたNV-SRAMでは、通常動作と不揮発記憶の電気的な機能分離ができるため、SNMは完全に通常の6トランジスタ-SRAM(6T-SRAM)と完全に一致することが確認された(すなわち誤動作なく安定動作可能)。また、NV-FFの動作安定性も同様であること、さらに擬似スピンMOSFETを用いた回路構成では、通常動作時の動作速度の劣化もごくわずかであることなども判明し、これらの結果から、擬似スピンMOSFETを用いたNV-SRAMとNV-FFを用いれば、回路・システムの性能を劣化させることなく、不揮発の機能をロジックシステムに導入することが可能となることが示された。

図1 擬似スピンMOSFET(PS-MOSFET)を用いた(a)不揮発性SRAM(NV-SRAM)と(b)不揮発性ディレイFF(NV-DFF)の回路構成。どちらの場合でもインバータループによる双安定回路部の記憶ノードに擬似スピンMOSFETを接続することで構成できる。擬似スピンMOSFETを遮断することで、双安定回路をMTJ から電気的に切り離し、通常のSRAM,DFFとして動作することが可能である。不揮発性パワーゲーティング(NVPG)を行う場合のみ擬似スピンMOSFETを導通して、不揮発記憶を行う。この通常動作と不揮発記憶の機能分離によって、回路性能を劣化させることなくロジックシステムを不揮発化することが可能となる

図2 不揮発性パワーゲーティング(NVPG)の概念図。従来のCMOSロジックにおけるパワーゲーティング(左図)ではパワードメイン内の記憶回路(FFやSRAMで構成される)の情報保持が、空間的・時間的粒度に制約を与えるため、最適な粒度のパワーゲーティングを実現することが困難であった。一方、NVPGでは、NV-SRAM、NV-FFを用いて電源遮断時に不揮発記憶を行うため、最適粒度のパワーゲーティングを実現できる。ただし、NV-SRAMとNV-FFには通常動作における回路性能を劣化させない回路構成を用いることが重要となる

図3 擬似スピンMOSFETを用いたNV-SRAMセルと強磁性トンネル接合(MTJ)を用いた各種NV-SRAMセル(Cell A-C)のスタティックノイズマージン(SNM)。図の横軸はMTJの抵抗である。ここでは最もマージンが取れない読み出し動作に対してSNMの評価を行った。擬似スピンMOSFETを用いたNV-SRAMセルのSNMは通常の6T-SRAMセルと完全に一致し、SNMの劣化を生じていない。これは擬似スピンMOSFETの通常動作と不揮発記憶の機能分離によって実現できている。一方、他のMTJを用いた各種NV-SRAMセルでは、SNMは激しく劣化している

次に、NV-SRAMのエネルギー性能から、NVPGの設計指針について検討を行った。具体的には、エネルギー削減効率の最適化に重要であると考えられるNV-SRAMをシャットダウンした場合に生じるリーク電流の影響について調査が行われた。近年、パワーゲーティングが一般化されるにつれ、パワーゲーティングではシャットダウン時にリーク電流が完全に遮断できるようなことを安易に言われることがあるが、これは誤りであるという。パワードメインの電源を遮断するトランジスタ(スリープトランジスタと呼ばれる)の影響で、実際にはパワードメインにゼロではない有限の電圧が印加されている。このため、パワードメインではシャットダウン時でもリーク電流は発生している。そこで、この影響について調査が行われた。

NV-SRAMが通常動作、スリープ、NVPGの各動作を行ったときの平均消費電力の削減率(通常の6T-SRAMと比較した削減率)の解析を実施。NV-SRAMの動作モードとして、Break-even time(BET)の削減のためのバイアス制御や、BET以下のスタンバイ時に導入されるスリープモード(電源電圧を少し下げるモード)など、同研究グループの開発した低電力化のテクニックはすべて導入したという。

この結果、NV-SRAMのシャットダウン時のリーク電流をパラメータとした平均消費電力の削減率は、このリーク電流に強く依存し、この影響によって平均消費電力の削減率が大きく低下することが明らかとなった。また、BETもシャットダウン時のリーク電流とともに急増することが判明したほか、NV-FFでも同様の結果が得られたという。これらのことは、十分なNVPGの効果を得るためには、NVPG自体の制御だけでなく、シャットダウン時におけるリーク電流を下げるためのパワードメインとスリープトランジスタの設計も極めて重要であることを示しているという。

今回、擬似スピンMOSFETによるNV-SRAMとNV-FFを用いれば、回路性能を劣化することなくロジックシステムにNVPGを導入することができることが示された。また、このNV-SRAMとNV-FFを用いることで、通常のCMOSのみでは実現できない高効率のエネルギー削減が可能なNVPGが実現できるが、このエネルギー削減効率は、NV-SRAMとNV-FFの設計、駆動方式に加え、さらにシャットダウン時のリーク電流も考慮して最適化する必要があることが明らかとなった。

図4 NV-SRAMのリーク電流の時間変化。NVPGを行うときに必要な電流(シャットダウンの直前に行う不揮発記憶に必要な電流と、電源遮断状態から復帰する際に生じる電流)も示してある。左から順にスリープモード、通常動作モード、ストアモード(不揮発記憶を行うモード)、シャットダウンモード、リストアモード(シャットダウンから復帰するモード)。ストアモードとリストアモードに必要なエネルギーをシャットダウン中に埋め合わせることができる時間がBET。スリープモードはBETより短い時間のスタンバイ状態の時に用いる。通常動作モード、スリープモード時にはあるバイアス制御を行って、リーク電流を極力低く抑え、またストアモードでは別のバイアス制御によって不揮発記憶のエネルギーを最小限に抑えることで(どこまで小さくできるかは、擬似スピンMOSFETに用いる強磁性トンネル接合のエラーレートによる)、BETを最小化できる。シャットダウン中のリーク電流は、パワードメインの大きさやスリープトランジスタの設計などに依存し、これがNVPGの効果(電力削減率、BET)に大きな影響を与える

図5 NV-SRAMにおけるNVPGを行った場合の(a)平均電力の削減率(横軸は全実行時間に対するシャットダウン時間の比率)と(b)BET(横軸は規格化されたシャットダウン時のリーク電流)。NVPGによるシャットダウン時間が長くなると電力削減率は向上するが、シャットダウン時のリーク電流によってこの効果は低下してしまう。BETはこのリーク電流の増加に伴って急増する。このため、NVPGの効果を十分に発揮させるためには、電源遮断時のリーク電流が十分に小さくなるようにパワードメインやスリープトランジスタ等を設計することも重要になる

図6 NV-DFFにおけるNVPGを行った場合の(a)平均電力の削減率(横軸は全実行時間に対するシャットダウン時間の比率)と(b)BET(横軸は規格化されたシャットダウン時のリーク電流)。図4に示したNV-SRAMと同様に、シャットダウン時のリーク電流が増加すると、平均電力の削減率は減少し、BETは増大する。NV-DFFの場合では、シャットダウン時のリーク電流の他にNV-DFFの占有率(RAO)も考慮して設計を行う

これらの結果を踏まえ、NVPGを実現するための設計技術が確立された。擬似スピンMOSFETを用いたNV-SRAMとNV-FFを用いれば、ロジックシステムにおける階層構造メモリシステムをNVPGに適した構成で不揮発化することができるほか、今回開発されたNV-SRAMとNV-FFでは擬似スピンMOSFETによる通常動作と不揮発記憶の機能分離によって、マイクロプロセッサやSoCなどのロジックシステムの開発における最重要事項の1つである既存システムとの互換性・整合性といった特徴も併せ持つため、先端CMOSの分野で盛んに研究開発されているダイナミックパワーを低く抑える技術をそのまま活用し、NVPGによってスタンバイパワーを減少させることが可能になるという。これらの結果を受けて研究グループでは、今回の成果について、総合的に低消費電力のCMOSロジックシステムを構築できる新たな基盤技術になると期待されるとコメントしている。