TI、JESD204B市場向けADCとクロック・ジッタ・クリーナを発表

Texas Instruments(TI)は、JEDEC JESD204Bシリアル・インタフェース規格をサポートする製品として、250MSPS 2チャネル16ビットA/Dコンバータ(ADC)「ADS42JB69」と、JESD204Bクロックをサポートしたクロック・ジッタ・クリーナ「LMK04828」を発表した。また、併せて、従来のパラレル・インタフェースを必要とするアプリケーション向けに、LVDSインタフェースを採用し、250MSPSのサンプリング・レートを実現した2チャネル16ビットADC「ADS42LB69」も発表した。

JESD204Bは、データ・コンバータとFPGA、DSP、ASICなどのデバイス間のデジタル・データ・インタフェースを簡素化する標準シリアル通信リンクで、これによりワイヤレス通信、試験/計測、防衛、航空宇宙機器などで、デバイス間の配線距離低減と、入出力と基板のための所要スペースの削減を実現することが可能となる。

ADS42JB69は、JESD204Bの3種類のサブクラスである0、1、2のすべてに対応し、データ・コンバータ間の複数デバイスの同期を可能にするほか、ディタミニスティック・レイテンシのための新しいJESD204B規格もサポートしているため、外部のタイミング信号の有無に関わらず、伝送遅延時間を一定にすることが可能だ。

IF(中間周波数)が170MHz時に、SFDR(スプリアスフリー・ダイナミック・レンジ)性能は競合製品比で最大9dB改善となる89dBcを実現。また、SFDR性能はHD2(第2高調波歪み)とHD3(第3高調波歪み)を除き100dBc、SNR(信号-ノイズ比)はフルスケール(dBFS)を基準として最大74.9dB、チャネル・アイソレーションは100dBを実現している。

一方のLMK04828は、低ノイズVCXO(電圧制御水晶発振器)モジュールを採用することで、245.76MHz時に100fs RMS未満のジッタ特性(10kHz～20MHz)を実現したほか、2.5GHzまたは2.9GHzで動作する2個のVCO(電圧制御発振回路)コアが、LVDS、LVPECL(低電圧ポジティブ・エミッタ・カップルド・ロジック)またはHSDS(大振幅差動信号)の各出力フォーマットで7組のプログラマブル・クロック出力セットを提供し、高い柔軟性を実現している。

各出力ペアは、デバイス・クロックとSYSREFとしても、あるいはシステム要件に応じて、追加の高速クロック実装のための2本のデバイス・クロックとしても設定可能なほか、デジタル遅延、アナログ遅延、ゼロ遅延などのプログラマブルな機能により、多様なクロック要件とアーキテクチャをサポートすることが可能となっている。

なお、16ビットの「ADS42JB69」(JESD204B) と「ADS42LB69」(LVDS)、14ビットの「ADS42JB49」(JESD204B)と「ADS42LB49」(LVDS)は、いずれも9mm角のQFNパッケージですでにサンプル供給中であり、各製品の量産出荷は2013年第2四半期を予定しており、1,000個受注時の単価(参考価格)はADS42JB69とADS42LB69が185ドル、ADS42JB49とADS42LB49が125ドルを予定しているという。