高耐圧化 - 次世代SoCにおけるHV標準セル技術

高耐圧(HV)微細プロセステクノロジにより、DSPやより強力なマイクロコントローラを使用した高度な信号処理、および高速インタフェース(10/100 Ethernet、CAN 2.0、USB 2.0、I²Cなど)のサポートが可能になります。システム設計者は、HVプロセス・テクノロジを活用して、高密度ロジックおよびミクスド・シグナル回路を高性能ドライバと共にシングルICデバイスに集積できますが、これを達成するには克服すべき相当高いハードルが存在します。

HVについての懸案事項

HVはシステム性能の観点からは利点が明らかですが、この方法の採用を選択する前に考慮すべき点が多々あります。微細加工のHV半導体プロセスをベースにした特定用途向けIC(ASIC)の使用を目指すエンジニアリング・チームは、最初にシステム・デザインの有効性に与える影響を検討する必要があります。

システムの信頼性および動作寿命:関係するエンジニアが、システムがどの期間にHV領域内に留まるかを十分認識していることが重要です。これから、高耐圧レベルを使用することが適切かどうか、あるいはそれがシステムの長期的動作に与える影響が過大かそうでないかを評価できます。
技術コスト:バイポーラCMOS-DMOS(BCD)プロセスは、導入コストが多額になるため、慎重に検討したうえで採用する必要があります。タスクによっては、より適当かつ安価なソリューションが存在する可能性もあるので、事前に提案されたシステムに対して適切な分析を行わなければありません。何もかも1つのシリコンに詰め込むのではなく、複数のダイを使用した方がより適切であることが判明する場合もあるかもしれません。
静電気放電(ESD)問題:高耐圧が関係するため、ESDへの無防備さという特有のリスクが存在します。これは事実最上位領域の問題になります。また、損傷に対する脆弱でないことを保証するために、この条件におけるIPの認定が必要になる可能性もあります。
熱放散:チップで発生する高レベルの熱を理解し、発生を抑えるには、明らかにデバイスのダイとパッケージの両方に対する熱モデリングが必要であり、また熱的性能が強化された高性能パッケージング技術の使用が不可欠です。
チップのLV/HVセクションの分割:単一シリコン基板上に存在する電圧レベルに応じて、HVの絶縁にかなり大きな領域が必要になる場合があります。スペースの無駄を少なくするには、異なる電圧領域における回路の適切なフロアプランニングが非常に重要です。
ラッチアップ問題:大きなドライバが動作中のときは、これらのタイプのシステムでは、負荷によってオーバーシュートやリンギングが多発する可能性があります。動作寿命が短くならないように、チップ上の薄いゲート酸化膜を保護する努力も必要です。
安全動作領域(SOA)のモデリング:設計者はHVアナログ回路を作成するときには、どの時点でトランジスタに破壊ポイントに至るストレスがかかっているかを知る必要があります。このため、破壊のリスクを軽減できるように、トランジスタ・モデルはシミュレーション中に設計者に警告を発するフラグを備えていることが重要です。
帯域幅問題:関係する容量性負荷が大きく、また高周波HVチップ・デザインには薄いゲート酸化膜が必要であることから、システムに速度制限が課される可能性があります。これらの制限が全体的性能に悪影響を及ぼすかどうかを解明する必要があります。
温度問題:システムが、妥協のない環境(自動車、重工業など)でのアプリケーション向けに設計される場合は、温度がシステム性能に与える可能性のある影響についても徹底的に考察する必要があります。
デザインの高電圧要件の理解:最良のソリューションが完全集積化ソリューションではない場合もあります。そのときは、HV部分をオフチップにすることが必要です。デザインのHV要件を理解することにより、システム設計者とデザイン・チームは、顧客に最良の総合ソリューションの提供を可能にする、適切な判断を下すことができます。

以上のことから、この種のプロジェクトに着手する人は誰でも、HV実装で蓄積された経験を有し、この目的に対して最適化された革新的プロセス・テクノロジを提供できる半導体ベンダと協働する必要があることが明白です。この一連の処置を講じないと、生成されたシステムが性能と寿命の両方で目標に達しないことがあります。

ON Semiconductorが開発した第3世代の「I3TXXスマート・パワー・テクノロジ」は、0.35μm BCDを使用したHV対応プラットフォームです。これは、最先端の自動車、軍事、医療、および産業用アプリケーションに必要なHVミクスドシグナルシステムのデザインを目的としたものです。このプラットフォームには、テクノロジ・バリアントでの3.3Vゲート酸化膜およびデュアル・ゲート18V能力が備わっています。また、最大62V動作のPシンカ、ディープ・ウェル、およびディープ・トレンチ絶縁など、様々な絶縁方式も用意されています。このテクノロジ・ファミリには、幅広いFoundation IPセレクションが用意されています。ジャンクション温度範囲は-40℃～+150℃で、寿命プロファイルは最大175℃です。

ON Semiconductorの「ONC18プロセス」は、低コストの業界標準0.18μm CMOSテクノロジで、現在100Vまでの動作に対応できます。この先端プロセスには、1.8V/3.3Vデュアル・ゲートI/O、標準および高容量MIMキャパシタ、抵抗、および6層メタル構造が含まれています。ジャンクション温度範囲は-55℃～+125℃で、寿命プロファイルは最大150℃です。ONC18プロセスは、デジタル信号機能とミクスドシグナル機能を組み合わせた低消費電力および高集積度回路の開発に最適で、最大1000万ロジック・ゲートのASICの作成を可能にします。最大1.1Mビットの同期シングル・ポートおよび512Kビットのデュアル・ポートSRAM、または1.1Mビットの高密度、低リークVIAプログラマブルROMのメモリ容量をサポートできます。アナログ・トリムまたは最大8KBのプログラムまたはデータ・メモリにEEPROMを使用できます。

このようなモジュラー・テクノロジ・プラットフォームをベースにした手法を採用することにより、本来は低電圧プロセス用であった既存のIPを利用することが可能になり、エンジニアリング・オーバヘッドが最小限に抑えられます。このことは、適切であると実証された場合は、HVと低電力機能の両方を同一チップ上に実装できることを意味します。

ここで説明したHV標準セル手法によって、エンジニアリング・チームは高耐圧を使用したデザインに付随するリスクを軽減できます。提案されたデザインの信頼性、性能ベンチマーク、および機能範囲は、エンジニアリング・チームの期待に応え、行われた投資を正当化するでしょう。

ON Semiconductorが提供するHVプロセス例