(前編はこちら)

X-Geneプロセサコアのブロックダイヤの左上の部分に分岐予測を行なうBTB、リターンスタック、条件分岐の方向を予測するテーブルがあり、その右隣りに命令キャッシュと命令TLB、命令バッファがある。

X-Geneプロセサコアのブロックダイヤ(この図を含め、以下の図はHot Chips 24でのAMCCの発表資料の抜粋)

この命令バッファから4命令を並列にグルーピングとデコーディングを行ない、レジスタのリネームを行う。そして、リネームした命令は、レジスタファイルから入力オペランドを読み出し、命令のタイプに応じて、整数演算、ロード命令、ストア命令と浮動小数演算の入力バッファに送る。

そして、中央下側の部分に赤く塗られたそれぞれの実行パイプラインのスケジューラで実行する命令を選択して、その下に書かれた実行ユニットに送って命令を実行する。浮動小数点演算も同様に、FSUのスケジューラで次に実行する命令を選んで演算器に送って命令を実行している。

右上に書かれたデータキャッシュは、データをL2キャッシュから受け取り、SDB/SFBと書かれたバッファを経由して、ロードユニットやFSUのロードデータバッファに供給する。一方、ストアの場合は、それぞれのストアバッファからのデータをデータキャッシュに書き込むと同時にWCQ(Write Combining Queue)で同一キャッシュラインへの書き込みをまとめてL2キャッシュに送る。

このブロックダイヤと簡単な説明からは、標準的なOut-of-Order実行の4wayスーパスカラマシンという感じである。

そして、2コア単位のプロセサモジュールと3次キャッシュ、メモリブリッジ、IOブリッジなどはData Switchと書かれたクロスバで接続されており、集中型のスヌープコントローラでキャッシュコヒーレンシを維持している。

X-Geneのメモリサブシステム

このコヒーレントネットワークは、15ns程度のレーテンシで160GB/sのバンド幅となっている。

そして、X-Geneは、高度に集積されたServer on Chipを標榜しており、ネットワークアクセラレータ、10Gのネットワークインタフェース、PCIeコントローラ、ストレージを接続するSATAコントローラを集積している。つまり、X-Gene1チップに後はメモリのDIMMを付ければ、サーバが完成というアプローチである。

X-Gene Server on Chipの構成

会場から、性能や消費電力は? という質問が出たが、それには回答できないとのことで、今回の発表では物理的な諸元については何も発表されなかった。しかし、同社のWebサイトの資料を見ると、クロックは3GHzという数字が見られ、コアのアクティブ電力は2Wという数字もある。

ARMと言うと面積の小さいコアで、省電力という印象を持つ人が多いが、コアのマイクロアーキテクチャを見る限り、他社のコアに比べて特に小さくて低電力であるという理由は無い。ただし、同じ4命令同時処理のOut-of-Orderコアといっても、レジスタやバッファなどの資源量でチップ面積は変わってくるので、性能優先のIntelなどのコアより小さくなる可能性はある。

一方、X-Geneは通信やディスクのコントローラなどを1チップ化しており、それぞれのコントローラチップを別個に付ける場合に比べて消費電力を低減する効果は大きいと思われる。X-Geneチップは2012年末までには製品化の予定であり、製品発表時のチップサイズ、クロック周波数、消費電力、ベンチマーク性能などの公表が待ち遠しい。

質問時間が余ったので、最後に司会者が参加者全員に対して、5年後にARMベースのサーバのシェアはどの程度になるかという質問を出し、25%、10%、1%、0のそれぞれに挙手を求めた。発表者は当然、25%支持で、かなりの人が25%に手を挙げたが、最も挙手が多かったのは10%であった。

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