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コアごとの2次キャッシュも命令とデータを分離

1次キャッシュは命令とデータを分離するが、2次キャッシュは1つで命令、データの区別がない共通キャッシュという方式のプロセサが多いのであるが、zNextではコアごとの2次キャッシュも命令とデータを分離し、それぞれ1MBの容量を持っている。

zNextの1次-2次キャッシュのマイクロアーキテクチャ(Chips 24でのIBMの発表資料の抜粋)

zNextのキャッシュでは、1次データキャッシュのディレクトリに2次キャッシュのディレクトリも併合しており、1次キャッシュのディレクトリをアクセスし、ミスであることが判明するのと同時に2次キャッシュのヒット/ミスも分かるので、2次キャッシュヒットの場合のレーテンシを最大45%短縮できるとしている。

しかし、96KBの1次キャッシュのディレクトリが1MBの2次キャシュのディレクトリと一体化するので、ディレクトリのエントリ数だけでも10倍余り、各エントリのビット数も増えるので、1次キャッシュアクセスに必要なエネルギーが増加してしまう。速くなるのは理解できるが、プロセサ単体の性能/Wは低下しているのではないかと思われる。

1次キャッシュへのストアをまとめるのは一般に行われているが、zNextでは3次キャッシュへのストアをまとめるために、キャッシュラインの半分の長さの128バイトのバッファを64エントリと大量に持っている。これにより3次キャッシュへのトラフィックが半減するという。

そして、zNextではハードウェアによるトランザクションメモリ(HTM)がサポートされた。IBMの製品ではTop500 1位になったSequoiaスパコンに使われているBlueGene/QがHTMをサポートしているが、汎用プロセサでのHTMのサポートは初(IntelのIvy Bridgeの次世代のHaswellがHTMをサポート予定であるが、まだ、製品化されていない)である。HTMの詳細は発表されなかったが、会場からの質問に対して、Write Setは128バイト×64エントリのストアバッファに格納されるという趣旨の回答がなされた。

zNextは汎用プロセサでは初めてハードウェアトランザクションメモリをサポート(Chips 24でのIBMの発表資料の抜粋)

このHTMを使って、Javaのリンクされたキューを多数のスレッドが競合してアクセスするベンチマークを実行した結果が示されたが、通常のロックを使用する実装と比べて約2倍のスループットが得られている。

今回の発表では性能については言及されなかったが、z196システムの最大構成は96コアでその性能は52,000MIPSと発表されており、今回のzEC12システムの最大構成は120コアで、性能は78,000MIPSと発表されている。この数字を使うと、zEC12はコアあたりのMIPSは1.2倍、チップあたりのMIPSは1.8倍という計算になる。なお、ここでのMIPSはIBMのメインフレームのベンチマークの値であり、DhrystoneなどのMIPSとはまったく異なるものである。

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