最近のプロセサでは、消費電力が大きな問題であることは良く知られている。そして、ダイナミックな消費エネルギーはC×V2×fで表されるので、消費電力を減らすには、Vを下げることが重要である。しかし、MOSトランジスタのオン電流Iはk×(V-Vt)αと表され、論理回路のスイッチ時間はV/Iに比例する。ここでkはトランジスタのサイズや構造、温度などなどで決まる定数、Vは電源電圧、Vtはトランジスタのスレッショルド電圧、αは理想トランジスタでは2.0であるが、現実には1.5位の値である。

Vt<<Vの場合は、スイッチ時間は、おおよそ電源電圧Vの平方根に逆比例するが、VがVtに近付くとオン電流が急速に減少して、スイッチ時間が非常に長くなる。また、製造バラつきでVtが大き目のトランジスタではスイッチ時間が極端に長く、Vtが小さ目にバラついたトランジスタはかなり速くスイッチするというように、同じチップの中でもスイッチ時間のバラつきが大きくなってしまう。さらに、SRAMやレジスタファイルなどでは、電源電圧がVtに近付くと、情報の保持が出来なくなり、エラーするものが出てくる。

Vtを下げれば、Vもその分、低くすることができダイナミック電力を減らせるが、Vtを下げるとリーク電流が指数関数的の増加してしまうので、リーク電力が大きくなってしまい全体として省電力にならない。

このため、通常の設計のCMOSプロセサでは、Vtは0.2～0.3V程度、電源電圧は0.8V程度が下限ということになっている。

これに切り込んで、電源Vがもっと低い電圧まで動けるようなプロセサを作ってみてその特性を調べようというのが、このIntelの「Claremont」という実験プロセサである。今回のHot Chips 24において、IntelのGregory Ruhl氏がClaremontについて発表を行った。

Claremont実験チップについて発表するIntelのRuhl氏

このプロジェクトは低電圧で動作させるのが目的であるので、プロセサとしては単純なもので良く、1994年のP54C Pentiumを使うことにした。このプロセサは2命令並列のスーパスカラで、8KBの命令キャッシュと8KBのデータキャッシュを内蔵している。当時の製品は0.6μmプロセスで作られ、クロック周波数は100MHzであった。

低電力動作を目指すClaremontのターゲットは、ロジック部の最低電源電圧は0.5V、レジスタファイルは0.55V、消費電力は20mW以下。そして、電源電圧0.5Vではクロックは66MHz、0.75Vでは333MHz、1.05Vでは525MHzと広い電圧範囲で動作することを目指した。

Claremont実験チップの目標(この記事のすべての図は、Hot Chips 24におけるIntelのRuhl氏の発表スライドの抜粋である)

電源電圧を下げていくと1サイクルの動作に必要なエネルギーは減少して行き、高めのHigh Vtトランジスタの場合は、0.4Vの電源電圧では1.1V動作の場合は1/5のエネルギーとなると見積もられるが、このエネルギー低減が可能であることを示すことを目標とした。

そして、電源電圧が0.4V程度のNear Threshold Voltage(NTV)で安定した動作が出来るよう、バラつきを考慮したゲートライブラリを作成した。このライブラリは、

  • トランジスタの直列接続は3個まで、入力数の多いパスゲートは使わない、トランジスタの強さが論理動作に影響する回路は使わない
  • バラつきが大きい最小サイズのトランジスタや駆動能力の低い回路は使わない
  • ラッチなどのループは必ず一方を切ってデータをセットするタイプに変える
  • レジスタファイルは10トランジスタの記憶セルを使用

などのガイドラインに沿って設計を行っている。

Claremontのゲートライブラリの設計ガイドライン

このような設計を行うことでトランジスタのバラつきがあっても論理動作は確保することができるが、ゲートの遅延時間のバラつきは大きいので、レーシングを惹き起こす最小遅延時間のマージンを大きく取るタイミング設計を行ったという。

また、ゲートの遅延時間は電源電圧で大きく変化するが、配線のRCに起因する遅延は電源電圧には影響されない。このため、電源電圧が変わるとクリティカルパスの遅延の割合が変わってしまう。

電源0.5Vではゲート遅延が98%を占めるが、1.05Vではゲート遅延は75%とクリティカルパスの遅延の内訳が変わる

このため、1つの電源電圧でタイミングを計算するだけでなく、電源電圧を変えてタイミング計算をやる必要があるという。

このようにして設計したチップをパッケージに搭載し、1994年当時のマザーボードに接続して動作をさせることにしたのであるが、社内にはこの古いマザーボードは残っておらず、eBayで買ったという。

Claremontチップの諸元と実験装置の様子

そして、電源電圧と動作周波数、消費電力を測定したのが次の図である。

Claremontの電源電圧に対するクロックと消費電力。電源電圧は上段がロジック。下段はメモリの電圧であるが、位置がずれている

最小電圧ではロジック部が0.38V、SRAMは0.65Vで動作しており、この時のクロックは10MHzで、消費電力は1.5mWである。そして、最大の1.1Vの電源電圧の場合は741MHzで動作し445mWの電力を消費するという広い範囲の電源電圧で動作するチップを作ることができた。

なお、SRAMは、論理回路のように低電圧動作が可能な回路にすると面積が非常に大きくなってしまう。したがって、SRAMの回路は通常のままであり、メモリ部は0.65Vまでしか電源電圧を下げられないということになっていると思われる。

平均的な出来のチップのサイクルあたりの消費エネルギーは次の図のようになっており、1.1Vの電源電圧では約600pJを必要としているのに対し、0.45Vの電源電圧で動作させると135pJと1/4.5のエネルギーで動作しており、当初の目標に近いエネルギー低減が可能なことを実証した。

Claremontチップの電源電圧に対するサイクルあたりの消費エネルギーの変化

ということで、Claremontはスレッショルド電圧Vtに近い電圧(NTV)で安定した動作をさせることが可能であることを実証し、NTV動作はエネルギー効率の高いコンピューティングの観点からは有望なテクノロジであると結論づけている。

Claremontは安定したNVT動作を実証しNTV動作はエネルギー効率の高いコンピューティングには有望なテクノロジ

Claremontでは、安定した動作を優先したゲートライブラリの設計を行ったが、よりオーバヘッドの少ない設計や、広い電源電圧範囲でのタイミング設計を行うCADの開発などが次のステップであると結んだ。

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