Alteraは9月5日(米国時間)、次世代の20nmプロセス製品に施される予定の各種技術に関する発表を行った。40Gbpsトランシーバ技術や5TFLOPS以上のIEEE 754浮動小数点演算性能で動作する次世代可変精度DSPブロックアーキテクチャ、ヘテロジニアス3D ICなどが含まれるという。

ヘテロジニアス3D ICは、高速インタフェースにより、カスタマイズ可能な同社のASIC「HardCopy」や、メモリ、サードパーティ製ASIC、光インタフェースなど多様な技術をFPGA上に集積するもの。20nm製品では、「アダプティブ電圧スケーリング(AVS)」、「プログラマブルパワーテクノロジ」、「最適化されたプロセス技術」など、消費電力管理におけるイノベーションを引き続き採用しており、前世代デバイスと比較して、デバイスの消費電力を最大60%削減できるという。

ヘテロジニアス20nmシステムは、システムレベルデザインツール「Qsys」や、Cベースの設計ツール(OpenCL)、DSP開発ソフトウェア「DSP Builder」などの機能を備えた高度なデザイン環境により開発できる。同社は、20nmにおいても高速なコンパイル時間を提供すべく、開発ツールをスケールアップさせ、生産性向上に引き続き注力するとしている。

この次世代デバイスは、TSMCの20nmプロセス技術を活用し、ARMプロセッササブシステムを含むシステム統合が行われる。20nm system-on-chip(SoC) FPGAでは、プロセッササブシステムの性能を従来比で50%向上させるとともに、28nmから20nmにスムーズに移行するためのパスも提供する予定という。

トランシーバでは、高いシリアルバンド幅を実現し、100Gバックプレーンおよび400Gシステムへの移行を可能にするほか、CEI-25-LRバックプレーン、イーサネット4×25Gバックプレーンを実現する28Gbpsトランシーバ、チップ間またはチップ-光モジュール間を接続するために設計された40Gbpsトランシーバの両方が搭載される。20nm製品におけるトランシーバ技術は、次世代の400G光ネットワークや400Gラインカードまたはそれより高速なシステムに必要な接続性を提供するCEI-56G準拠トランシーバを開発する基礎になるという。

また、複数のダイを3Dパッケージで統合する高速チップ間インタフェース技術も導入される。これにより、ユーザー独自のヘテロジニアス3Dシステムの開発が可能となり、FPGAとユーザーがHardCopyや、メモリ、サードパーティ製ASIC、光インタフェースなど多様な技術とを混在させることができるようになり、これにより28nm製品比で10%優れたシステム統合を誇る単一デバイスソリューションを提供できるようになるという。ヘテロジニアス3D ICは、TSMCのChip-on-Wafer-on-Substrate(CoWoS)プロセスによって製造される。このデバイスにより、システム消費電力、ボードスペース、システムコストを削減しながら、システム統合とシステム性能を向上させ、製品の差異化をさらに進めることが可能となる。

20nmデバイスは、ワット当たりのTFLOPSにおいて、次世代の可変精度DSPブロックに施された機能拡張により、5TFLOPS以上のIEEE 754浮動小数点演算性能を実現できるようになり、これは競合するFPGAと比較して5%以上高速なワット当たりのTFLOPSを提供することになるという。そのためAlteraは、この演算性能とOpenCLのCベース設計フロー、ARMハードプロセッササブシステムなどを組み合わせることで、20nmデバイスは究極のヘテロジニアスコンピューティングプラットフォームを提供できるとコメントしている。