ARMとCadence Design Systemsは8月8日(現地時間)、ARM Cortex-AシリーズをベースとしたSoC設計向けに、性能や消費電力、製品の市場投入期間を向上させる一連の統合ソリューションの最初のバージョンを発表した。

同ソリューションでは、CadenceのデジタルIC設計プラットフォーム「Encounter」を使用することで、Cortex-A9プロセッサ向けARM POP(Processor Optimization Pack)IPテクノロジを、μLVTを含むTSMC 40LPプロセス向けに最適化。ARMからライセンスが供与され、ARMプロセッサの実装を加速させることができる。

POP IPは、先端フィジカルIP ARM Artisanを含むコアハードニングアクセラレーション技術から構成されており、消費電力や性能、チップサイズ(PPA)の高い目標値を達成する。POP IPは、Encounter RTL Compiler-Physical、clock concurrent optimization(CCOpt)の設計テクノロジを含むEncounter RTL-to-GDSIIフローと強固に統合されており、POP IPを使用したCortex-A9の実装向けに証明済のPPAベンチマーク結果を再現することができる。

同ソリューションは、共通のユーザーがより効率的にSoCを設計することを目指したもので、ARMは、新しいプロセッサやプロセステクノロジをすぐに採用して活用できるよう、POP IPの提供に先立ちCadenceの開発部門やデザインサービスチームと密接な協業を行っている。ARMとCadenceの協業は、TSMC 28HPMプロセスでのCortex-A9およびCortex-A15プロセッサのシングル、デュアル、クアッドコアの実装まで拡張されている。

POPソリューションは、最適化されたARMプロセッサの実装に必要な3つの主要要素から構成されている。1つは、ArtisanフィジカルIPスタンダードセルロジックとメモリインスタンスを含んでいること。これらは、特定のARMプロセッサとファウンドリのテクノロジに特化されたものとなっている。2つ目は、コアの構成や設計ターゲット全体にわたり、プロセッサを実装するためにARMが評価した正確な条件や結果をドキュメント化した総合的ベンチマーク・レポートが提供されること。3つ目は、フロアプランやスクリプト、設計ユーティリティ、POPインプリメンテーションガイドなど実装のための詳細な情報が提供され、最終ユーザーは、できるだけリスクなしに、ARMのベンチマーク結果と同様の結果をいち早く実現できることである。

なおこれらCadenceの統合フローは、Encounter RTL Compiler、Encounter Digital Implementation System、実証済みサインオフツールのCadence QRC Extraction、Encounter Timing Systemから構成されており、CCOptテクノロジがクロックツリーシンセシスと論理および物理の最適化を統合し、消費電力や性能、チップサイズの改善などが図れるようになると同社では説明している。