Alteraは、最大14.1Gbpsのバックプレーン対応トランシーバを備えるFPGA「Stratix V」の量産出荷を開始したことを発表した。

今回量産出荷を開始した「Stratix V GX/GS」は、内蔵トランシーバが最大66レーンで最大14.1Gbpsのシステムバンド幅で動作しながら、最小消費電力をチャネル当たり200mW以下に抑えることが可能。また、バックプレーンやオプティカルモジュール、チップ間アプリケーションに対応するための最適なシグナルインテグリティを実現するために、低消費電力のCLTE(Continuous Time Linear Equalization)、DFE(Decision Feedback Equalization)、その他の様々なシグナルコンディショニング回路など、先進のイコライゼーション回路ブロックが搭載されており、Stratix Vベースの10GBASE-KRバックプレーンダイレクトドライブを実現できるという。

またStratix Vは、ファイバチャネルプロトコルの最新バージョンである16GFCをサポートしており、データセンターやストレージエリアネットワーク内の様々なコンポーネントのインタコネクトを簡素化することから、大規模で大容量のストレージを必要とするシステムに最適だと同社では説明している。内蔵されている14.1Gbpsトランシーバは、16GFCで利用可能なXAUIインタフェースを実装するための専用モードを提供しており、1つのデバイスにすべてのインタフェースを効率的に実装することができるという。

一方、次世代オプティカルトランスポートのバックボーンは、急速に進化しており、多様な高速データレートアプリケーション(音声、ビデオ、ストレージ)への対応が求められるようになってきている。Stratix V GTファミリは、最大28Gbpsを含む、広範なトランシーバデータレートにより対応している他、同社のIPポートフォリオを組み合わせることで、1つのデバイス上で複数の100G OTN(オプティカルトランスポートネットワーク)接続をサポート、OTU2からOTU4まで拡張、ODU0とODUFlexなどのODUの多重化に対応するという。

また、内蔵されているトランシーバには、オンダイ計測回路、低ジッタLC送信PLL(Phase-Locked Loop)、堅固なアナログ受信クロックデータリカバリ(CDR)、先進の送受信イコライザ機能が含まれ、広範なアプリケーションへの柔軟性を有する。

なおStratix Vに内蔵されるトランシーバには、PCI Express Gen1/2/3、40G/100Gデータパス、および業界標準トランシーバプロトコルの広範なIPライブラリのサポートなど、フル機能のPCS(Physical Coding Sub-Layer)が提供されている。