Cadence Design Systemsは、「PCI Express(PCIe)Verification IP」にPIPE4のサポートを含む新機能を追加を発表した。

新機能には、PCIe PIPE4仕様、PCIeのインプリメンテーションを最適化するために不可欠な性能測定機能、PCIe仕様に対するコンプライアンス・テストの短縮、簡易化するテスト・スイート、カバレッジおよび検証プランから成るTripleCheck、大規模SoCに必要とされる検証スピードを加速するAccelerated PCIe VIPのサポートが含まれている。

これにより、SR-IOV、MR-IOV、NVMeおよびPIPE4を含む最新仕様のサポートが可能となり、PCIeアプリケーションのすべての領域に対応。最新のPCI Expressインタフェースが組み込まれた設計を、迅速かつ確実にインプリすることができる。

CadenceのPCIe VIPは、すでに数百件の製品設計に使用されており、効率的で漏れのないSoC検証を実現する。新しい性能測定ユーティリティを使用することで、リンク・ユーティライゼーション、スループット、レイテンシおよび消費電力を改善させるための設計の最適化が可能となる。また、第3世代コンプライアンス・ソリューションであるPCIe TripleCheck IP Validatorは、IPブロックがプロトコルの仕様に準拠しているかの検証を支援する。TripleCheck は、検証において最も重要な3つの要素を、単一で使い勝手のよい環境に統合する。この環境は、PL、DLL、TL、パワー・マネジメント、およびエラー・ハンドリングなどを含むPCIe仕様の全セクションを網羅したテスト・スィート、カバレッジ・モデル、そして検証プランを提供し、これらすべては、ユーザーの個別の構成に合わせて自動的にカスタマイズされる。このレベルでのテストは、IP部品がSoCのアプリケーションを機能することを確認するために不可欠という。

Accelerated VIPは、同社のPalladium XPベリフィケーション・プラットフォームを使用して、Universal Verification Methodology(UVM)に準拠したテストベンチのシミュレーション・スループットを100倍向上させる。このシミュレーション・アクセラレーション使用モードにより、RTLシミュレーションだけでは不可能、あるいは現実的ではないフルチップ・シミュレーションを実行することができる。