東京エレクトロン(TEL)は、3次元積層技術の実用化の加速を目指し、TSV(Through Silicon Via:シリコン貫通電極)用シリコン深堀エッチング、ポリイミド成膜、ウェハボンディング(仮貼り合わせ・接合)/デボンディング(剥離)の分野で5つの製造装置を投入することを発表した。

半導体プロセスの微細化による性能向上の鈍化を補うため、複数の半導体チップを縦方向に積み重ねる3次元積層技術の実用化が進められている。

すでに同社でもTSV用シリコン深掘エッチング装置を販売してきたが、今回、同装置の後継として「Tactras FAVIAS」を販売するほか、蒸着重合技術を用いたポリイミド成膜装置「TELINDY PLUSTM VDP」、ウェハボンディング/デボンディング装置「Synapse」シリーズ(合計3機種)を追加。これらを活用することで、これまでTSVの実用化の課題の1つとなっていた量産コストを低減することが可能になると同社では説明している。

Tactras FAVIASは、前世代からプラズマ密度を上げることにより、これまでデポジッションとエッチングを繰り返さないエッチングで課題となっていたマスク選択比を改善、エッチングレートを従来の10μm/minから15μm/minとすることに成功。これにより3次元積層のための加工コストを約30%削減することができるようになったという。

また、TELINDY PLUSTM VDPは、3次元積層の要であるTSV形成の課題の1つである低温でステップカバレッジが高い絶縁膜の成膜が求められるという点への対応を可能とする成膜装置で、同社が長年培ってきた蒸着重合の技術を用いることで、従来の温度より低い200℃で、ステップカバレッジ100%のポリイミドをアスペクト比10のTSVのビア側壁の絶縁膜として成膜することが可能になるという。

また、他の課題として、膜のストレス(応力)による薄化されたウェハの反りがあるが、この蒸着重合技術を用いることで成膜されるポリイミドは、従来の膜に比べて膜のストレスをおよそ10分の1に抑えることができるようになり、そうした問題を軽減することができるという。

そしてSynapseシリーズは、TSVの必須プロセスの1つであるウェハ同士を仮貼り合わせ/剥離するプロセスに対応するもので、裏面照射型CMOSイメージセンサ(BSI-CIS)などでも適用可能だという。

なお、同シリーズは専用材料を使用してウェハ同士を仮貼り合わせする「Synapse V」、仮貼り合わせされたウェハを剥離する「Synapse Z」、専用材料なしにウェハ同士を永久接合する「Synapse S」の3装置がラインアップされている。