2011年6月6日にSuVoltaはPowerShrinkというテクノロジを発表した。この技術を使うとクロック速度を保ったままで電源電圧を30%下げることができ、消費電力を半減できるという。

この発表のほぼ1カ月前の5月4日、Intelは22nm世代ではTri-Gateトランジスタを使い、速度を保ったまま電源電圧を0.2～0.3V下げて消費電力を半減できると発表したが、これと同等の効果を得られるテクノロジというわけである。IntelがFinFETという3次元構造のトランジスタを用いる、製造技術的に難しいとみられている技術であるのに対して、PowerShrinkは通常のバルクCMOSの改良であり特別な製造プロセスや製造装置を必要とせず、トランジスタのレイアウトも変わらないので従来の実装設計手法やツールが使用でき、従来のIPライブラリも変更が少ないというのが大きな特徴である。

同社は富士通セミコンダクター(FSL)と協力関係にあり、このSuVoltaのテクノロジを使って最低0.42V(それ以下はLSIテスタが動作しなかった)で動作するSRAMチップを作ったと発表している。通常のSRAMは最低動作電圧が0.8V程度であり、それが0.5V以下で動作するものが作れたというのはPowerShrink技術の効果を実証したものと言える。

元Intelの技術者が集うSuVolta

SuVolta社は2006年に設立され、MOSではなくダブルゲートのJunction FETを開発していたのであるが、2009年に2回目の出資を行うに当たって、投資家たちがBruce McWilliams氏とScott Thompson氏を呼び同社の技術の評価を依頼した。この過程でThompson氏は、同社のJFETの技術はMOSFETのスレッショルド電圧のバラつきを小さくすることに使えるとヒラメいたという。そして、SuVoltaはスレッショルド電圧のバラつきの小さいMOSトランジスタの開発に目標を変えることになる。

なお、McWilliams氏はSuVoltaの現在のCEOであり、Thompson氏はCTO(Chief Technology Officer)を務めている。Thompson氏はIntelのプロセス開発部門のFellowとして歪み技術などを開発した人で、その後、2004年にフロリダ大学の教授に転出している。Thompson教授は、いまもフロリダ大学に在籍しているが、現在は休職してシリコンバレーにあるSuVoltaで働いているという。そして、SuVoltaは、IntelのDevice & Modeling部門のエンジニアであったLucian Shifren氏とプロセスインテグレーション部門のエンジニアであったPushkar Ranade氏を獲得している。Shifren氏はTCAD(トランジスタCAD:シミュレーションでトランジスタの特性を予測する)の専門家で、Intelではシミュレーションにより22nmのTri-Gateトランジスタの設計最適化を行っていた。そして、Ranade氏はIntelの45nmと22nmのプロセス全体を統合して量産にもっていくという仕事をしており、この両氏がSuVoltaに加わったことは大きいと思われる。

従来のバルクCMOSトランジスタでは、チャネル領域のシリコン層に入れる不純物の量でスレッショルド電圧を調整している。しかし、ゲート長が短くなるにつれてチャネル領域に含まれる不純物原子の個数が減り、現在では100個かそれ以下という状況になってきている。この個数は平均値で、個々のトランジスタのチャネル領域に含まれる不純物原子の数にはランダムなバラつきが生じる。これをRDF(Random Dopant Fluctuation)という。そして不純物原子の数が少ないトランジスタのスレッショルド電圧は低く、不純物原子の数が多いトランジスタのスレッショルド電圧は高いというようにスレッショルド電圧にバラつきが生じるようになり、これが大きな問題になってきている。

スレッショルド電圧が90mV程度低くなるごとに、オフ状態での漏れ電流は10倍に増加する。一方、オン状態のドレイン電流は(Vdd-Vt)2に比例するので、電源電圧Vddはスレッショルド電圧Vtが高めにバラついたトランジスタでも必要な電流が流せる値を維持しなければならい。このため、Vtの平均値は同じとしても、バラつきが大きいとリーク電流が多くなり、電源電圧も下げられないということになる。