東芝は6月15日、40nm CMOSプロセスを用いたロジックデバイスの特性バラつきを低減する製造技術を開発したことを発表した。

CMOSプロセスを用いるロジックプロセスは、プロセスの微細化およびウェハの大口径化の進行に併せて、求められる加工精度が高くなっている。しかし、量産製品では、個々のプロセスのバラつきを抑制するだけでは特性を目標値内に揃えることが困難であり、これを解決する製造技術の開発が求められていた。

今回同社が開発した技術は、同一ロット内及びロット間で発生するバラつきの抑制と、同一ウェハ内のバラつきを制御することを目的に開発されたもの。

同一ロット内及びロット間のバラつきには「フィードフォワード制御システム」を採用した。同手法は、デバイスの特性に与える影響の大きい工程の加工状況を測定し、その結果で以降の工程に反映して工程条件を調整し、特性のバラつきを補正していくというものとなっている。

また、同一ウェハ内のバラつきには、異なる工程での面内のバラつきを打ち消しあうように装置内でのウェハの回転方向を最適化。これにより、工程ごとのウェハ面内での特性変動を打ち消すことが可能となったという。

なお、40nmプロセス程度の微細加工レベルになると、単一工程の管理で実現できるバラつき改善のレベルは限界に近づいており、今回のように工程全体でバラつきを補正する製造技術は生産性改善に大きな貢献を果たすと同社では説明しており、実際にCMOSロジックデバイスで重要な特性の1つである、しきい値電圧のバラつきを従来プロセス比で46%低減させることに成功したとしている。