ルネサス エレクトロニクスは、28nmプロセス以降における次世代システムLSI向け標準CMOSロジック回路の設計資産(IP)と親和性の高い混載DRAM(embedded DRAM:eDRAM)対応の基本構造を開発したことを明らかにした。2010年12月6日から8日まで米国サンフランシスコで開催されていた電子デバイス関連の国際学会「IEDM 2010」において、現地時間8日に発表された。

キャパシタを配線層に作り込む新eDRAM構造

同社はこれまでのeDRAMの提供を行ってきたが、同eDRAMの構造は、安定したメモリ動作と十分なデータ保持時間を確保するため、Si基板にトランジスタ素子を形成した後、DRAM用の容量素子(キャパシタ)を形成、その上にこれらを繋ぐ多層配線を形成するという方式を採用してきた。そのため、DRAM用のキャパシタが形成されていないロジック領域においては、トランジスタと配線層間をキャパシタと同じ高さのバイパスコンタクトを介して接続する必要があったわけだが、プロセスの微細化が進むとバイパスコンタクトの径やその間隔を縮小する必要があり、結果として、バイパスコンタクトの抵抗増大や寄生容量増大の影響を無視できなくなり、従来のように標準CMOSロジックで開発されたIPを、eDRAMに流用することが困難になるという課題があった。

今回同社では、この技術課題を克服する手法の1つとして、絶縁膜材料の工夫などを行うことで、DRAMのキャパシタと配線を同じ層に作りこむ新構造を開発、通常のシステムLSI製造プロセスとの親和性を向上させることに成功したという。

具体的には、従来配線層と独立した層に設けられていたシリンダ型キャパシタを配線層内に埋め込むことで、ロジック領域のトランジスタと配線層の間に作りこんでいたバイパスコンタクトを削除。バイパスコンタクトに起因する寄生容量・寄生抵抗が低減され、ロジック回路の性能劣化を防げるため、28nmプロセス以降も標準CMOSロジック回路で開発されたIPを活用したeDRAMの設計が可能となった。

また、配線層間膜に独自技術である「独立細孔制御low-k(Molecular Pore Stack:MPS)膜」を採用することで、キャパシタの側壁における多孔質low-k膜内への金属電極材料の拡散を抑制。これにより、キャパシタ間(50nm厚)の多孔質low-k膜の絶縁信頼性を10年以上確保できることを確認したという。

これらの技術を用いることで、キャパシタを配線層内に作りこむことが可能となり、かつバイパスコンタクトを不要とすることができるようになり、28nm以降の配線プロセスを適用したLSI開発において問題となるコンタクトの寄生容量・寄生抵抗の低減が可能となることから、標準CMOSロジック用に開発されたIPの活用が可能となる。

なお、同社では今回開発した先端プロセス向けeDRAM技術の早期の実用化を目指し、今後も研究開発活動を継続していくとしている。