Mentor Graphicsは、Taiwan Semiconductor Manufacturing(TSMC)の提供する設計ツール「リファレンス・フロー11.0」に含まれる、同社が提供するテクノロジ範囲を拡大したことを発表した。

拡張されたMentorのテクノロジ・トラックは、「Vista」および「Catapult C Synthesis」によるESL(Electronic System Level)設計ソリューションと拡張的な低消費電力と28nm配線機能「Olympus-SoC 配置配線システム」、そしてサインオフ解析および自動修復機能「Calibreプラットフォーム」をOlympus-SoC内に統合する「Calibre InRouteソリューション」を新たにサポートし、上流から下流までのトータルなソリューションを提供することとなる。

Vista ESL設計/検証プラットフォームは、TLM(Transaction Level Modeling)2.0トランザクションレベル・プラットフォームを用いたアーキテクチャレベルでの性能と消費電力の最適化をサポートしている。また、TLMレベルでの検証とデバッグが可能で、早期のソフトウェア検証およびデバッグを可能にする仮想プロトタイピングをサポートしている。

TSMC ESL検証リファレンス・フローにおいて、VistaはC++モデルおよびVista TLM 2.0モデルのスティミュラス機能の再利用を促進し、トランザクションレベル・プラットフォームの組み立て後TLMレベルでの検証およびデバッグを可能にする。また、同社のESLフローでは、Vistaで作成されたTLMモデルをQuesta機能検証プラットフォーム上で実行されるOVM(Open Verification Methodology)ブロックレベル・コンフィギュレーションで再利用すること、ならびにC++モデルをCatapult C SCVerifyフローで再利用することが可能だ。

Catapult C Synthesisは、ANSI C++コードを量産設計品質のRTLに合成し、結果品質(QoR)を犠牲にすることなく検証済みRTL生成までの期間を短縮することが可能。HLS(High Level Synthesis)RF11フローでは、TSMCの65nmおよび40nm低消費電力プロセス・テクノロジをターゲットとしてCコードからゲートまで量産品質の設計/検証フローを提示している。

この鍵となる機能が、TSMC Memory Compilerとの統合による検証とRTL合成のためのオンザフライでのメモリ生成で、同フローには、TSMCスタンダード・セルおよびメモリ・ライブラリ向けCatapult C Libraryが含まれている。これはCatapult C Synthesesのテクノロジを考慮した高位合成エンジンの心臓部となるほか、リファレンス・フロー11.0では、さまざまな消費電力、性能、面積を探索するCatapult C Synthesisの能力が活かされており、設計者はさまざまなアルゴリズム、制御ロジック、低消費電力インプリメンテーションを管理し、チップ全体に対応させることが可能となる。

加えてQuesta機能検証プラットフォームは、ESLからRTLそしてゲートレベルまでの包括的な検証ソリューションで、OVMに基づき、ESLからRTL、ゲートレベル記述までスティミュラスおよびリファレンス・モデルの再利用をサポート、効率的なESL検証再利用を促進することが可能となる。ユーザはテストベンチおよびリファレンス・モデルの記述を一度で済ませることができ、設計を抽象度の高いレベルからゲートレベルへと詳細化していく過程において、Questaの複数言語対応機能によりスムーズかつシームレスな遷移を可能とし、マニュアルでのコーディングのし直しによるエラーを削減、生産性を向上することが可能だ。

低消費電力設計については、CDC(Clock Domain Crossing)のサポートおよびAutoCheck機能を備えた0-In Formalによるフォーマル検証にも対応している。

Olympus-SoCも、新機能によりTSMCの先端プロセスに対応。これにはTSMC 28nm配線ルールの完全サポート、クロックおよびデータパスに対するステージベースのOCV(On-Chip Variation)テーブル、ならびにコンテキスト依存のタイミング、消費電力、配置が含まれている。また、低消費電力設計フローは、UPSベースのIPモデル、高度にネスティングされた電圧有りランド(ドーナツ型)、マルチベンダのUPF連携サポートにより強化されている。Olympus-SoCは、TSMCのiDRC、iRCX、iPRT、iLPCフォーマット、ならびに配線時に適用される強化されたDFMユーティリティもサポートしている。

また、CalibreプラットフォームをOlympus-SoCからネイティブに起動し、物理設計中に真の製造クロージャを達成させるCalibre InRouteも新たにリファレンス・フロー11.0に加えられたほか、Calibre Pattern Matchingは、Calibre InRouteおよびOlympus-SoCに統合されており、DRC/DFM違反の原因となる、禁止レイアウト・パターンを認識、解消することによりCorrect-by-Constructionの設計を実現するという。

加えて、Calibre nmDRC、Calibre nmLVS、Calibre xRCもマルチダイの回路実装を検証する新しい自動化機能によりTSMCのTSV(Through-Silicon Via)製品向けに強化されているほか、Calibre LFDはTSMCのiLPCフォーマットにも対応している。

シリコンテストおよび診断については、Tessent製品ラインにおいて階層テストのサポートを拡張している。これには組み込み圧縮およびロジックBIST(Built-in Self Test)の両方に対応した、at-speedスキャンテストの強化も含まれており、リファレンス・フロー11.0には、包括的なメモリBIST、ならびにバウンダリ・スキャン実装フローのための新機能も含まれている。