Mentor Graphicsは、Taiwan Semiconductor Manufacturing(TSMC)がMentorの「Calibre Automatic Waivers」ソリューションの技術評価を終え、大規模SoCの検証を加速するために適用を開始したことを発表した。
同機能により、TSMC、同社のIPエコシステムおよびカスタマは、DRC(Design Rule Checking)ウェーバをIPデータセットに添付し、擬似エラーが検証実行時に表示されないようにできる。これによりDRCデバッグの作業量が減ると共に、設計者とTSMC間にこれまであった擬似エラーに関する不必要なやりとりもなくすことができるため、テープアウトまでの期間を短縮できるようになる。
また、Calibre Automatic Waiversフローを導入したユーザでは、大規模SoC設計において擬似エラーのDRC違反をレビューする時間が短縮されることとなる。
例えばMediaTekでは、ファウンドリが以前レビューを行いデザインルールから生成されるIP内の数百、数千のDRC擬似エラーが、チップレベルで発見されることも珍しくなかったという。同社によれば、従来は、IPを設計に組み込む際に擬似エラー情報を効率よく転送する手段が存在しなかったために、これらの擬似エラーを確認する不必要な作業に時間を取られていたということで、Calibre Automatic Waiversソリューションを用いることで、擬似エラーが承認され次第効率的に取り込むことにより、擬似エラー対象となった違反をDRC結果から自動的かつ正確に削除し、デバッグの期間を短縮することに成功したとしている。
なおTSMCでは、Calibre Automatic WaiversをTSMCの開発したIPに使用する計画としている。