産総研、特性バラつきが小さい22nmプロセス世代のFinFETを作製

産業技術総合研究所(産総研)は、特性バラつきを抑えることに成功した22nmプロセス世代の立体型トランジスタ(FinFET)の試作に成功したことを明らかにした。同技術の詳細は、2010年6月15～17日に米国ハワイ州で開催される国際会議「VLSI技術シンポジウム(2010 Symposium on VLSI Technology)」にて発表される予定。

FinFETの特性バラつきの主要な原因は、チャネル不純物統計バラつき、フィンチャネル厚バラつき、金属ゲート電極材料の物性(仕事関数)バラつき。22nmプロセス世代での実用に向けたFinFETの特性バラつき(しきい値電圧のバラつき)の低減を目指した今回の研究では、まず、チャネル不純物の統計バラつきを完全に除去するため、チャネル材料として不純物無添加の純シリコンを用いた。通常のトランジスタの場合、チャネル中に不純物を添加することで短チャネル効果の抑制を行っているが、FinFETでは立体チャネルをゲートが覆う構造にすることで短チャネル効果を抑制できるため、不純物を添加しないチャネル材料の利用が可能となる。

次にフィン厚バラつきを抑制するため、チャネル形成時のプロセスに、高異方性ナノウェットエッチングプロセスを採用。同プロセスは、Siの結晶面によってエッチングの速度が異なる性質を利用する異方性ウェットエッチングを応用したもので、通常のドライエッチングプロセスでは、フォトレジストのマスクの側壁に凹凸があった場合、その凹凸はそのままSiチャネルに転写されてしまうが、同プロセスでは凸部分のエッチングされる速度が速く、結果的に先に凸部分がなくなっていくため、自己修復的に側壁が平たん化され、原子レベルで平たんな側壁が形成されることとなる。

今回試作された22nm世代FinFETの上面電子顕微鏡像とフィン断面電子顕微鏡像を見ると、高異方性ナノウェットエッチングプロセスにより、平たん性の高い側壁チャネルが形成されていることが見て取れる。

この側壁は、FinFETの特性バラつきにおける最大要因である金属仕事関数バラつきの抑制にも効果を発揮する。通常のドライエッチングプロセスで形成されたフィンチャネル側壁にはミクロな凹凸が存在するが、この凹凸の上に金属を堆積した場合、凹凸にともない堆積がさまざまな方向に進行するため、結果として金属ゲート電極材料の仕事関数に大きなバラつきを発生させてしまう。しかし、原子レベルで平たんなチャネル側壁ができれば、金属が一様に堆積されるため、金属ゲート電極材料の仕事関数バラつきを極限まで低減させることが可能となるためだ。

なお、産総研では、今回の成果が22nm世代以降で深刻になるトランジスタ特性バラつきの解決案を提示するものであり、ひいてはSRAMをはじめとする集積回路の歩留まり低下の問題を解決することにつながるとしており、今後は、FinFETを用いた集積回路を作製し、回路レベルでの歩留まり向上の実証を目指すとしている。