Mentor Graphicsは、TSMCのデザインキットで用いられている相互運用の可能なルール仕様である「iLVS」に対する包括的なサポートを、同社のLVS(Layout vs. Schematic)物理検証ツール「Calibre nmLVS」が提供することを発表した。これにより、ユーザは複雑なICデザインルールをTSMCの仕様準拠を保ったまま必要に応じて定義、カスタマイズすることが可能となり、EDAベンダが提供する性能最適化をシームレスに適用することが可能になる。

iLVSはMentorとTSMCが共同開発したもので、ルール定義構文を実際のルールの実装から分離している。これによりMentorは実装を最適化でき、ユーザは一般的なルール仕様を自らチューニングする必要がなくなる。また、iLVSをCalibre nmLVS Advanced Device Properties(ADP)機能と組み合わせて使うことで、Calibreユーザはデバイスを組み立てるためのモジュールを作成でき、デバイスモデルの再利用が可能になると共に、独自のパラメータを使ったモデルのカスタマイズを簡単に行うことが可能となる。

iLVSの構文は、2社が共同開発した物理検証であるiDRCとLVSルールを記述するためのiLVSの記述定義の内の1つ。MentorはTSMCのiRCX構文もサポートしているため、両社のユーザは、Mentorが提供する相互運用可能な総合的検証ソリューションを利用することが可能だ。これらの定義の使用により、TSMCとそのカスタマは、MentorのCalibre製品群、またはこの仕様をサポートする他の検証製品で使用可能な検証チェックを作成することが可能となる。またこれにより、Mentorはインプリメンテーションを独立させて最適化することが可能となり、TSMCが実際のプロセスルールを更新した場合にも、エンドユーザに対して安定した性能を提供することが可能となる。

iDRC、iLVSおよびiRCX仕様は、オープンソースのTCL言語に対して検証のための特殊な機能を拡張したもの。 これはTSMCで製造された65nmおよび40nm設計に対してCalibreプラットフォーム上で実証済みであり、28nm設計向けのTSMCリファレンス・フローの一部として提供される。Calibreでの実装はiDRC、iLVSおよびiRCXデッキをチューニングされたネイティブSVRFコールに変換し、最適なランタイム性能を達成することが可能となる。また、Calibre Results Viewing Environment(RVE)の一部であるレイアウト・デバッガとブレークポイントや変数モニタが統合された対話式のTCLデバッガ、および特別なインラインSVRFビューアが含まれている。