NECおよびNECエレクトロニクスは、消費電力を従来比約1/3の8.1mAに低減しつつも、世界最高レベルの低雑音性能を実現したデジタル方式の小型周波数シンセサイザ(PLL)を開発したことを発表した。

NECらが開発したデジタルPLLチップの構成

同PLLでは、発振器の出力信号と安定な基準信号の2つの信号の位相(時間)差を検出する回路において、比較に必要な時間だけ自動的に動作する位相比較回路を開発。これは2段階で位相比較動作を行うもので、まず大まかな時間分解で時間差の近い2つの信号を判定し、次にその2つの信号間のみを細かく時間分解することで、より基準信号に近い信号を高精度に検出。これにより、従来に比べ少ない回路の動作で高い特性が得られることを確認した。

また、デジタル発振器特有の周期的成分を有する雑音に対して、意図的にランダムな出力信号を追加し、雑音を低減する技術を開発。これにより、装置内の無線システムや、他の無線機器の動作に影響する雑音を抑制可能。従来のデジタルPLLでは対応できなかった、低雑音性能が求められる高速無線システムへのデジタル技術の適用を実現したという。

動作周波数は2.1GHzから2.8GHzで、Bluetooth、ZigBee、WCDMA、WiMAXなどへの対応が可能なほか、制御部のデジタル化により、発振器の周波数を変更するだけでほかの無線アプリケーションへの対応も可能だという。

今回開発したPLLは、アナログ方式のPLLに比べて、安定した電圧を得るための大型のフィルタ回路が不要となるため、LSIチップにおけるPLLの面積をアナログPLL比で1/2以下の0.37mm2で実現したとしている。

なお、同成果は、2010年2月7日から11日まで、米国サンフランシスコで開催された半導体回路技術の国際会議「ISSCC 2010(International Solid-State Circuits Conference)」において詳細が発表されたものだという。