Cadence Design Systemsは、半導体パッケージの設計者が、コ・デザインおよび異なる企業間でのデザイン・チェーンにおける協業を可能にするSystem-in-Package(SiP)およびICパッケージング・ソフトウェア「Allegro」の最新版となる「Allegro 16.3」を発表した。Allegro SiP およびIC Packaging製品のリリース16.3 は、2009年12月上旬より提供開始の予定となっている。

同16.3では、コ・デザインをパッケージ設計環境で直接 使用できる新製品「SiP Layout XL」を特徴としている。この新しいコ・デザイン・テクノロジは、パッケージ設計者がIC設計ツールを習得する必要なしに、パッケージ とIC設計チーム間の設計を最適化することができるというもの。

また、「Allegro Package Designer(APD)」において利用できる新たなSiPフィニッシング・テクノロジを用いることにより、デザイン・チェーンにおける協業が強化されるという。これにより、パッケージの設計者、パッケージ設計サービス・プロバイダ、および海外の組み立ておよびテスト・サービス・プロバイダは、コ・デザインのテクノロジを使用して、複数のチップを持つSiP設計向けデザイン・チェーンに参加することができるようになる。このため、各企業は、設計期間の短縮、生産性の向上、およびコスト削減などの利点を得ることができるようになるとCadcenceではしている。

微細化設計には、SiP Layout XL が、パッケージ設計者に向けた機能を提供する。コ・デザインのテクノロジにより、パッケージ設計者は、IOパッド配置、バンプ・マ トリクス、およびRDL配線を含むICのアブストラクトをパッケージ環境で視覚化し、編集することができるようになる。これにより、IC 設計チームに対してIOのパッド位置の再提案をすることが可能となるほか、より高い配線密度を実現しながら、同時にテープアウト可能な配線を生成して微細化設計を実現することができるようになる。

さらに「Allegro Constraint Manager」に組み込まれたアセンブリ・ルール・チェック機能は、微細化された設計が共通のコンストレイント環境からのアセンブリ・ルールに対して適合していることを確実にするというもの。加えて、SiP Layout XLは、3次元での表示とチーム設計支援機能を備えており、Windows、Unix、あるいはLinuxのいずれのコンピュータ・プラットフォーム上でも同様に機能する。

このほか、リードフレーム設計のワイヤボンティングを実行するワイヤボンド機能の強化も施されている。加えてAllegro Package Designerには、SiPのフィニッシング・モードが含まれており、サブストレートの編集をしながらSiP設計を読み込み、APDのユーザーがSiP設計の最終のアートワークやテープアウト、およびDFMの準備をすることができるようになるという。