エルピーダメモリは8月27日、Cuを用いたSi貫通電極(TSV:Through Silicon Via)により積層8GビットDRAMを開発したことを発表した。パッケージ厚は1.3mm(Max)で、コア間の接合端子数は1030ピン(インタフェースを含み意パッケージ当たり総計8357ピンをバンプ接続)となっている。

今回開発された8GビットTSV DRAMのパッケージ外観と断面写真

TSVは、積層した半導体のチップに孔(via)を開け、そこに配線を形成することで、ワイヤボンディングに比べ配線距離を短くし、性能向上やパッケージサイズの小型化などを実現する3次元スタックパッケージ技術。エルピーダでは、広島工場にTSVラインを設置しているほか、秋田エルピーダのパッケージ技術とのすり合わせなどが進められてきた。

今回開発されたDRAMは、1GビットのDDR3 SDRAM(1600Mbps)を8枚積層したもので、インタフェース層と合わせると合計9層構成で8Gビットを実現している。従来のMCP(Multi-Chip Package)やPoP(Package on Package)に比べ、待機時の消費電力は1/4となるという。

また、TSVはDRAM同士の積層以外にもロジックとDRAM、NANDなど種類の異なる半導体同士を積層することも可能であり、エルピーダでもロジック+DRAMの3次元積層チップの開発を視野に入れているとしている。

なお、同社では、今回のTSV積層技術の確立により、量産、実用化のめどが立ったとしており、8GビットTSV DRAMを2009年末までにサンプル出荷を開始、2010年半ばに16Gビット品(2GビットDRAM8層積層)のサンプル出荷を開始する計画としている。