東芝は6月15日、16nmプロセス世代以降のLSIに用いられる金属絶縁膜半導体型(MIS)トランジスタに適用可能なゲート絶縁膜積層技術を開発したことを発表した。同成果については、6月15日より開催中の半導体技術に関する国際会議「2009 Symposium on VLSI Technology」において発表された。

従来、MISトランジスタのチャネルにはSiが用いられていたが、プロセスの微細化にともない、材料自体の限界により駆動電流を十分に得ることが難しくなってきていた。そのため、よりキャリア移動度の高いGeの適用と、それに適したゲート積層構造の開発が進められており、これまで、GeO2をゲート絶縁膜に用いると高いキャリア移動度が得られることが判明していたが、誘電率が低いため、16nmプロセス世代で必要とされる等価酸化膜厚の実現は難しいと考えられていた。

今回、同社が開発した技術は、高誘電率ゲート絶縁膜とGeチャネルの間に「ストロンチウムジャーマナイド(SrGex)」の界面層を挿入するというもの。具体的には、超高真空中のGe表面を加熱により清浄化し、その上に数原子層程度のSrを堆積、その後、高誘電率絶縁膜層の「ランタンアルミネート(LaAlO3)」層を形成し、窒素ガス中で熱処理を行うことで、SrとGeが反応し、SrGex層が形成されるというもの。

今回開発されたGeトランジスタ用ゲート積層構造の断面図

このプロセスを用いたGe pMISトランジスタの正孔移動度は、SrGex層がない場合の3倍以上となる481cm2/Vsec(ピーク時)を記録しており、Siで実現可能な正孔移動度の2倍以上(同一ゲート電解における比較)となる。

また、同社では同層の薄膜化についても実証。等価酸化膜厚が1nm程度のゲート積層構造に対し、同層の挿入による膜厚の増大は0.2nm程度となり、今後は界面層上に形成される高誘電率絶縁膜をより薄くする、もしくはより誘電率の高い絶縁膜を用いることで、16nmプロセス世代以降のLSIで必要とされる等価酸化膜厚(0.5nm)実現のめどがついたという。

なお、同社では、同技術をGe MISトランジスタ実用化における技術の選択肢の1つとして開発を継続していくとしている。